VSG并网稳定性分析：序阻抗扫频与双闭环参数整定实战-北京尧图网络

做VSG虚拟同步发电机并网的人应该都遇到过这样的场景时域仿真里明明一切正常样机一接到弱电网就开始振荡或者空载跑得好好的一带上负载电压就开始抖。这种问题靠时域波形一项项试错效率太低。我现在习惯用的组合拳是先给VSG做序阻抗扫频把电压电流双闭环下的正负序阻抗特性测出来再到频域里用阻抗比判稳最后回到时域仿真验证振荡现象。这篇内容不写教材式的长篇推导直接讲我怎么搭模型、怎么设置扫频、怎么分析阻抗曲线以及最后怎么把稳定性结论落回时域仿真。适合正在做VSG并网控制、微电网稳定性分析或者被并网谐振问题折磨的同事参考。1. 先从问题说起VSG并网系统为什么要做阻抗扫频1.1 VSG与传统并网逆变器的本质差异VSG与传统跟网型逆变器最大的区别在于它没有用PLL锁电网相位而是通过模拟同步发电机的转子运动方程自己“扛”出一个电压和相位。这个外特性带来的直接后果是VSG的输出阻抗不再是一个固定值而是被功率外环、电压外环、电流内环共同调制出来的动态阻抗。低频段由功率环主导中频段由电压环主导高频段则基本由滤波器和电流环参数决定。想要准确知道VSG在某个频率点到底呈现出多大的阻抗最直接的办法就是扫频测量。阻抗扫频的思路其实很简单在系统工作点附近注入一个已知频率、已知幅值的扰动信号测量同一频率下的电压电流响应用电压除以电流就得到该频率点的阻抗。如果把整个频段都扫一遍就能画出VSG输出阻抗的幅频特性和相频特性。这套方法在电力电子领域已经用了很多年但放到VSG上有个特殊难点VSG控制器本身是非线性的功率环、电压环、电流环环环耦合扫频结果受工作点影响很大。所以扫频时的扰动幅值、频率步长、FFT窗口都得仔细设计否则结果会“看起来像模像样实际上完全不能用”。1.2 “序阻抗”到底在测什么很多人第一次接触序阻抗容易跟传统的相阻抗搞混。三相平衡系统中我们可以把三相电压电流分解成正序、负序、零序三组对称分量。正序分量对应正常对称运行时的电气量负序分量对应不对称扰动零序分量则跟接地方式有关。对逆变器并网系统来说正序阻抗决定了平衡扰动下的稳定裕度负序阻抗则在不平衡故障、单相负载、电网不对称等场景下很关键。为什么不能只看三相阻抗因为VSG控制中的功率计算、电压参考生成、坐标变换都会引入不同序分量之间的耦合。比如负序电压扰动会在功率环中产生2倍频功率脉动进而影响正序电压参考。在dq坐标系下看这种耦合会体现为交叉项在静止坐标系下看正负序阻抗通常表现为两条独立的曲线。工程上最实用的做法是分别扫正序和负序阻抗得到两条曲线再分别跟电网阻抗做稳定性分析。这样做的好处是直观不需要处理复杂的矩阵判据适合工程快速判断。2. 建模思路电压电流双闭环下的VSG序阻抗2.1 从控制框图到阻抗表达式的推导路径想要做阻抗扫频得先有一个可靠的VSG仿真模型。我推荐的模型结构是三相全桥逆变器加LC滤波控制部分由VSG功率环、电压外环、电流内环、SVPWM四层组成。功率环根据有功无功计算输出频率和电压幅值参考值电压环将电压参考值转换成电流指令电流环再根据电流指令计算调制波。这个结构是目前工程上最主流的VSG并网方案参数整定也相对成熟。推导序阻抗表达式时逻辑主线是这样的先把主电路写成复频域方程逆变器输出等效为一个受控电压源串联输出阻抗然后把控制部分分成功率计算、功率环、电压环、电流环几个模块逐一线性化最后把控制输出代入主电路方程消去中间变量得到电压电流扰动量的比值也就是输出阻抗表达式。整个过程看起来繁琐但真正推导过一遍之后你会对各个参数在阻抗特性中的位置有一个非常清晰的认识。几个核心方程要记住。VSG转子运动方程J * dω/dt P_ref/ω0 - P_e/ω0 - D * (ω - ω0)其中J是虚拟惯量D是阻尼系数P_ref是有功功率参考值P_e是实测电磁功率。这个方程决定了VSG的频率动态特性也是VSG输出阻抗低频段形状的主要来源。电压外环方程i_d_ref (Kvp Kvi/s) * (v_d_ref - v_d)电流内环方程u_d (Kip Kii/s) * (i_d_ref - i_d) - ωL * i_q v_d这两个方程说明电压环和电流环的PI参数直接影响中高频段阻抗。实际推导时可以借助符号计算工具比如用Matlab的Symbolic Toolbox推导解析表达式再代入参数数值画Bode图。工程上更建议把解析推导和仿真扫频同步做解析结果用来理解机理扫频结果用来验证模型是否准确。2.2 双闭环参数如何影响阻抗形状双闭环参数对阻抗形状的影响是VSG稳定性分析中最关键的一环。我的经验是三个环路的带宽必须拉开差距否则控制环之间会互相打架。典型的带宽分配是电流内环1-2kHz电压外环200-500Hz功率环10-50Hz。这样分配后在低频段功率环主导阻抗中频段电压环主导高频段由滤波器和电流环主导。如果电压环带宽调得过高中频段阻抗会表现出明显的负阻特性。这个负阻特性跟电网感抗相互作用非常容易引发谐振这就是很多VSG弱网下振荡的根源。反过来如果电流环带宽不足高频段阻抗幅值会被抬高导致开关谐波附近的谐波放大。做参数扫描时我习惯固定电流环参数然后扫电压环Kp和Ki观察阻抗曲线的峰值频率和相位变化。如果阻抗幅值在某频段抬升并且相位穿越-180°这个频点就是潜在振荡点。这里还要提一个容易忽略的点电压环的电压前馈和电流环的解耦项虽然能改善控制性能但也会改变阻抗特性。前馈补偿越强阻抗在高频段越接近纯滤波阻抗补偿不足控制延迟的影响就会更明显。所以在建模时一定要把前馈和解耦项都包含进去否则扫频结果和理论推导对不上。3. 扫频实操扰动注入与阻抗提取3.1 正负序分别扫频的实现方法在仿真中做序阻抗扫频我推荐的方式是在PCC点并联一个小幅值的可控电流源做扰动源。电流源扰动法的好处是改动小、不会破坏工作点、实现也简单。具体操作时给可控电流源设置一个频率可变的参考信号每一次仿真只注入一个频率的正序或负序小电流等系统稳定后记录三相电压电流波形再通过对称分量变换提取该频率下的正序或负序分量最后用V/I算出阻抗。正序扰动和负序扰动的构造方法要区分清楚。正序扰动下三相注入电流幅值相等相位依次滞后120度相序是A-B-C负序扰动下相位差还是120度但相序变成A-C-B。测量端同样做对称分量变换把三相电压电流转换成正序、负序、零序分量再只取需要的序分量做后续计算。这个过程在Matlab里很好实现但要注意坐标变换的参考角要跟扰动注入角保持一致否则提取出来的幅值和相位都会有偏差。零序阻抗可以单独测但一般并网系统都是三相三线制零序通路不存在所以大多数情况下只关心正序和负序阻抗。3.2 扫频参数怎么定幅值、频率步长、FFT窗口这一节是扫频能不能做出可信结果的关键我踩过的坑基本都集中在这里。扰动幅值的选择是一个权衡。幅值太小FFT提取到的响应信号淹没在开关谐波和测量噪声里幅值太大会触发控制器的非线性比如PI限幅、调制波饱和、功率环的非线性动态。我一般取额定电压幅值的1%-5%对应到电流扰动就是额定电流的3%-5%。具体取值可以先用一个频率点试扫看看电压响应波形有没有明显畸变畸变了就调小。频率范围主要看分析目标。如果关心弱网下的低频振荡扫频范围从1Hz开始如果关心谐波谐振扫到2kHz就足够。考虑到VSG的功率环带宽很低低频段才是重点我通常用对数分布取80个点左右从1Hz到2kHz。这样做的好处是低频点足够密能够捕捉功率环引起的阻抗拐点高频段又不会太稀疏。FFT窗口的设置也很重要。注入扰动后系统需要一定时间达到新的稳态这个暂态时间不能采样。等系统稳定后至少要采集10个扰动周期以上的数据再做FFT。为了减少频谱泄漏我习惯加汉宁窗。另外扫频点要尽量避开50Hz整数倍因为基波及其谐波分量会干扰提取结果。比如要扫110Hz不如扫105Hz或者115Hz结果更干净。3.3 双闭环在扫频中的隐性问题扫频得到的阻抗本质上是一个闭环阻抗。控制器里的限幅、饱和、数字延迟都会在这个过程中体现出来。这里有一个容易被忽略的问题小信号线性化分析和仿真扫频结果之间存在偏差主要是因为仿真中包含了真实的限幅模块和非线性环节。所以当你发现扫出来的曲线跟理论推导不一致先别急着怀疑模型先检查是不是扫频过程中触发了某个限幅。另一个隐性问题是双闭环中的解耦项会引入交叉耦合。在正序扫频时这种耦合可能不明显但在负序扫频时交叉耦合会导致负序阻抗曲线出现畸变。如果只测单输入单输出阻抗遇到这种畸变可能会误判为系统不稳定。我现在的做法是扫频完成后把正序、负序阻抗都画出来如果发现负序阻抗幅值在某些频段异常上翘再决定是否要做2x2阻抗矩阵分析。大多数情况下只要双闭环参数整定正常单序阻抗分析已经够用。4. 时域稳定性判据与仿真验证4.1 阻抗比判据与奈奎斯特图怎么看有了扫频得到的VSG输出阻抗曲线接下来就是判断稳定性。传统做法是把VSG输出阻抗Z_VSG和电网阻抗Z_g串联定义回路比T Z_g / Z_VSG然后看T是否满足奈奎斯特稳定判据。工程上更直观的做法是画两张图一张是Z_VSG和Z_g的幅频曲线叠加另一张是相位曲线叠加。如果某个频率点幅值相等且相位差接近180度这个频点就是潜在的谐振点。拿一个实际案例来说。某弱电网场景下电网阻抗以感性为主大约3mHVSG输出阻抗在低频段呈容性中频段呈感性。两条幅频曲线在约120Hz处相交这个频点的相位差大约140度相位裕度大概40度理论上稳定。后来把电网阻抗增大到8mH交点频率降到80Hz相位差变成175度相位裕度只剩5度。这个情况下时域仿真果然出现了80Hz左右的振荡。这个案例很好地说明了为什么幅值相交和相位差必须同时看只看幅值会漏掉很多风险。如果需要更严格的分析可以用奈奎斯特图。将扫频得到的离散阻抗数据导入Matlab计算T Z_g / Z_VSG然后画奈奎斯特曲线看曲线是否包围(-1, j0)点。包围就说明不稳定不包围则稳定。奈奎斯特图最大的优势是能给出稳定裕度方便你做参数优化。4.2 时域仿真模型搭建频域分析说完了还得回到时域仿真里验证。搭建时域仿真模型的步骤我按自己的经验整理如下主电路部分三相全桥逆变器、LC滤波、PCC点、电网理想电压源加可调阻抗。电网阻抗建议用RL串联并预留参数接口方便后续做阻抗阶跃测试。控制部分功率计算模块、VSG功率环、电压外环、电流内环、SVPWM调制。控制环建议用离散模块搭建采样频率跟开关频率一致这样才能复现数字控制的延迟特性。扫频接口在PCC点并联可控电流源电流参考值由外部脚本控制用于自动扫频。稳定性测试场景在PCC点设置一个阻抗阶跃或者负载阶跃让系统从稳定状态突然进入阻抗变化后的状态观察电压电流波形是否振荡。下面这组参数是我常用的基准参数可以直接拿去搭模型参数数值说明直流母线电压700V三相全桥直流侧相电压峰值311V并网额定电压额定频率50Hz基波频率滤波电感2mHLf滤波电容20uFCf电网电感2-10mH可变用于弱网场景开关频率10kHzSVPWM载波频率电流环Kp/Ki0.8 / 50电流内环PI参数电压环Kp/Ki0.1 / 20电压外环PI参数VSG虚拟惯量J0.2转子运动方程惯量VSG阻尼系数D20转子运动方程阻尼仿真步长要特别注意建议小于开关周期的1/20。连续模型和离散模型不要混着用否则延迟特性对不上扫频结果跟样机差异会很大。4.3 从波形反推失稳机制时域仿真如果出现振荡第一步做FFT看主振荡频率。如果振荡频率跟前面频域分析得到的阻抗交点一致基本可以确认是阻抗交互引起的失稳。我在实际项目里遇到最多的情况是电网阻抗从2mH跳到10mH时输出电流出现约50-80Hz的振荡。这个频段正好处于功率环和电压环带宽之间是VSG控制最容易出问题的地方。还有一种情况是波形振荡但频率跟阻抗交点不一致。这个时候要留个心眼有可能功率环的非线性或限幅环节已经被激发。比如振荡波形出现明显削顶说明调制波已经饱和线性阻抗分析不再适用。此时应该降低扰动或运行工况先回到线性区间再继续排查。从时域波形反推还有一个实用技巧观察振荡的起振方向。如果振荡从某一相开始可能是电网三相不平衡导致的负序交互如果三相同时振荡大概率是正序阻抗问题。这个细节能帮你更快地锁定排查方向。5. 常见问题与排查实录5.1 扫频结果“毛刺多”扫频曲线毛刺多最常见的原因是FFT窗口不够长频谱分辨率不足导致提取的电压电流分量不干净。另一个常见原因是扫频点离50Hz整数倍太近基波和谐波泄漏进了提取频点。我常用的解决办法有三个把采样时间延长到扰动周期的20倍以上。扫频点尽量避开50Hz整数倍和开关频率边带。加汉宁窗或布莱克曼窗再做一次多次平均。做了这三步之后曲线基本都会平滑很多。如果还是毛刺多就要检查是不是仿真步长太大导致波形失真适当减小步长再试。5.2 阻抗相位跳变阻抗相位在某几个频点突然跳变通常是数字控制延迟和采样离散化造成的也可能是因为双闭环中某个控制环节的增益在该频点过零导致相位快速翻转。遇到这种情况先不要急着改控制参数先减小频率步长看看是否是数值问题。如果缩小步长后跳变还在再用平滑滤波处理一下曲线。平滑滤波的原则是只滤趋势不滤细节否则会掩盖真实的相位穿越点。5.3 时域仿真发散时域仿真一跑就发散往往不是阻抗问题而是模型初始化或数值稳定性问题。检查顺序先检查初始值是否设置正确VSG功率环的初始相位和电网相位是否对齐再检查控制器有没有积分饱和把积分限幅加上最后检查仿真步长和求解器设置推荐用变步长ode23tb或者固定步长仿真。如果这些都没问题建议把电网阻抗从0开始逐步增大每增加一步观察波形找到系统临界失稳的阻抗值。这个临界值对应的频率点理论上应该跟频域分析的交点一致。5.4 排查速查表现象可能原因处理建议扫频曲线毛刺多FFT窗口短、扫频点靠近谐波延长时间、避开整数倍频、加窗阻抗相位突跳控制延迟、采样离散化减小步长、加平滑滤波低频振荡功率环与电网感抗交互增大阻尼D、降低功率环带宽中频振荡电压环带宽过高降低电压环Kp观察阻抗峰值高频谐波放大电流环带宽不足提高电流环带宽或增加阻尼时域仿真发散初始化错误、积分饱和检查初值、加限幅、逐步增大电网阻抗扫频结果与理论不符限幅饱和、非线性被激发降低扰动幅值检查控制器限幅做阻抗扫频这件事最容易被忽略的是“扫出来的是闭环阻抗不是控制参数本身”。我自己的习惯是先用扫频定位风险频段再回到双闭环参数去调整最后跑几个时域阶跃工况做交叉验证。你先别急着把整个带宽做高多花时间在扫频条件和数据可信度上后面稳定性判断会轻松很多。

VSG并网稳定性分析：序阻抗扫频与双闭环参数整定实战

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