FPGA实战：CameraLink转SFP光口方案，基于Aurora 8B10B与GTX/GTH-北京尧图网络

做高速图像传输项目的时候最头疼的一件事就是接口转换和链路稳定性。之前接手过不少CameraLink相机的项目要么是采集端离处理端太远要么是图像数据量太大想走光纤但无从下手。这篇文章就把我基于FPGA做的CameraLink转SFP光口方案完整拆一遍核心是基于GT Transceivers Wizard加Aurora 8B10B编解码架构最后会整理出可直接参考的4套工程源码结构和技术支持思路。不管你是刚接触FPGA高速接口还是已经在调GTX/GTH但卡在链路上这篇内容应该都能给你一些实在的启发。1. 项目总体架构与设计思路1.1 为什么选择FPGA做CameraLink到SFP的转换先聊一个基础问题CameraLink信号本质上是并行的LVDS数据而SFP光口是串行的高速差分信号。这两种物理接口之间的转换很多人第一时间想到的是用现成的接口转换芯片。确实市面上有CameraLink转光纤的成品模块但这类模块有两个问题第一是灵活性差固定分辨率、固定帧率、固定数据格式第二是价格确实不便宜而且一旦项目需要图像预处理、数据打包加密、或者多路相机同步成品模块就完全不够用了。FPGA做这个转换的核心优势在于底层有高速串行收发器也就是我们常说的GT Transceiver可以直接对接SFP光模块逻辑层可以实现Aurora这种成熟可靠的链路层协议更上层还可以挂DDR缓存、图像处理算法、甚至软核CPU做控制。换句话说FPGA方案不是一个简单的电平转换器而是一个可以做图像数据搬运、处理和远传的高速数据平台。所以在做方案选型的时候我直接定了Xilinx 7系列FPGA原因也很简单7系列的GTX/GTH收发器配合Aurora 8B10B IP核生态成熟参考资料多调试工具链完善。用Zynq或者Kintex都可以具体看资源需求。1.2 整体数据流拆解整个系统的数据流大概是这样的CameraLink相机Base/Medium/Full配置→ CameraLink解码芯片DS90CR288A系列→ FPGA并行图像数据总线 → 跨时钟域FIFO → Aurora 8B10B发送端 → GTX/GTH Tx → SFP光模块 → 光纤 → 远端SFP光模块 → GTX/GTH Rx → Aurora 8B10B接收端 → 并行图像总线 → CameraLink编码芯片DS90CR287A系列→ CameraLink接收设备。这里需要注意Aurora 8B10B协议本身只是定义了一条高速串行链路负责把用户逻辑的数据打包成帧、编码、串行化发送以及对端接收解帧。它并不知道图像数据的格式也没有类似Cameralink的FVAL/LVAL/DVAL控制信号。所以实际工程里我需要自己设计一个“图像数据打包层”把CameraLink的像素数据、行有效、帧有效等控制信息编码到Aurora的用户数据通道里对端再解包还原。这一点很多初学者容易忽略以为Aurora配好之后就可以裸传图像了结果对端拿到一堆像素完全不知道什么时候是一行、什么时候是一帧。所以我的4套工程里专门有一个模块是处理帧同步和行同步信号打包的。1.3 方案选型的几个关键节点从选型到落地有几个节点我建议先想清楚第一个是确定CameraLink配置类型。Base模式是1个CameraLink通道包含4对差分数据线加1对差分时钟最高像素时钟85MHz24bit数据位宽Medium模式是2个通道48bit数据Full模式是3个通道64bit数据再加额外的控制信号。这个决定了你要用几片解码芯片以及后续Aurora链路需要多大带宽。第二个是确定FPGA资源和速度等级。如果只是Base模式转光纤一片Artix-7 35T甚至25T就够了但如果你要缓存多帧图像或者做实时处理建议上K7或者A7的75T以上ddr也要配套考虑。第三个是确定Aurora链路线速率。这个需要根据图像数据量、帧率和你预留的开销来倒推。比如1080P30fps8bit灰度像素时钟74.25MHz数据带宽大概是1080192030*8498Mbps这看着不大但CameraLink Base模式在85MHz时钟下24bit并行数据理论最大带宽有2.04Gbps你要考虑Aurora的8B10B编码开销约80%的效率以及协议帧头帧尾的开销实际线速率留20%-30%余量比较稳健。我实际采用的方案里Base模式用了GT参考时钟125MHz线速率2.5Gbps。1080P60fps BAYER8的数据毫无压力连1080P60fps Bayer10也跑得动。2. CameraLink接口接收与解码模块详解2.1 CameraLink物理层信号规范CameraLink标准基于Channel Link技术发送端把28bit并行数据Base模式在内部串行化成4对LVDS数据信号外加1对LVDS时钟信号。接收端用DS90CR288A这类解串芯片把4对差分线上的数据恢复成28bit并行总线输出。这28bit包含24bit像素数据分别对应R、G、B三个颜色通道各8bit、3bit视频控制信号FVAL帧有效、LVAL行有效、DVAL数据有效、1bit保留信号Spare。另外CameraLink标准还包含一组串行通信信号SerTC/FG/CC1-CC4用于相机配置这个在实际项目里通常用一片UART转接芯片或者FPGA直接模拟实现。上面说的是Base模式Medium和Full模式就是把多路Channel Link绑在一起比如Full模式其实由3个Channel Link组成的“双通道三角形”结构像素时钟还是同一个但数据位宽扩展到64bit分到了3个通道上。这就意味着——如果一片FPGA想接Full模式的相机你需要3片解码芯片同时工作并且对3个通道的数据做位宽合并和时钟对齐。2.2 解码芯片周边电路设计要点DS90CR288A这个芯片我在好几个项目里都用过有几个相当容易踩的坑先说下第一个是解串芯片的PLL锁定问题。DS90CR288A内部有一个PLL要从输入时钟恢复出并行数据的位时钟所以它要求输入的LVDS时钟必须连续稳定。如果你的CameraLink线缆质量不好或者插头松动PLL会周期性地失锁表现出来就是图像出现花屏或行撕裂。排查这种问题最好的方式是示波器量解码芯片输出的Pixel Clock是否连续、频率是否稳定。第二个是输入共模电压问题。DS90CR288A的每个LVDS输入通道内部有100欧终端电阻如果你的线缆比较长超过3米信号衰减会比较明显建议在原理图阶段预留AC耦合电容的位置必要时可以改为AC耦合提高抗干扰能力。第三个是Power-On时序问题。DS90CR288A需要先上电LVDS输出侧再上电核心电源不然芯片可能进入I2C死锁等异常状态表现为上电后有的通道完全没有输出。这时候最简单的办法就是断电重启。2.3 FPGA内部解码逻辑与时钟域处理DS90CR288A输出的28bit并行数据和跟随的像素时钟CameraLink时钟域直接进入FPGA。此时有两个选择一是直接用这个像素时钟作为整个图像处理逻辑的时钟二是把这个像素时钟当成异步输入把所有数据打到我FPGA内部的主时钟域。我的建议是尽量保留像素时钟域到Aurora发送端的最后一级FIFO为止不要在图像采集端反复跨时钟域。原因是图像数据的时序和像素时钟是天然对齐的你只要在FIFO写入端保持这个关系在读出端用Aurora的用户时钟来读就能把跨时钟域问题集中到一个点处理。module camera_link_rx_top #( parameter PIXEL_WIDTH 24 )( input wire clk_pixel, input wire [27:0] cam_link_data, input wire rst_n, output wire [PIXEL_WIDTH-1:0] pixel_data, output wire pixel_valid, output wire line_valid, output wire frame_valid ); reg [PIXEL_WIDTH-1:0] pixel_buf; reg frame_d; reg line_d; reg valid_d; always (posedge clk_pixel or negedge rst_n) begin if (!rst_n) begin pixel_buf 0; frame_d 0; line_d 0; valid_d 0; end else begin pixel_buf cam_link_data[23:0]; frame_d cam_link_data[25]; // FVAL line_d cam_link_data[24]; // LVAL valid_d cam_link_data[26]; // DVAL end end assign pixel_data pixel_buf; assign frame_valid frame_d; assign line_valid line_d; assign pixel_valid valid_d; endmodule上面的代码只是一个接口采样示例实际中要考虑FVAL/LVAL/DVAL和像素数据之间可能存在一个周期的延迟差需要根据芯片手册做对齐。DS90CR288A所有信号在时钟上升沿同时有效但不同批次芯片延迟会有细微差异严谨做法是用可调延迟原语IDELAY做数据对齐训练。2.4 CameraLink配置模式的切换4套工程源码里第一套到第三套分别对应Base、Medium、Full三种模式。这里有一个很多人没搞明白的点CameraLink Mode和你的图像分辨率并不是一一对应的。一个VGA60fps的彩色相机完全可以用Base模式跑而一个4K60fps的彩色相机用Full模式也未必够。所以看你相机的带宽需求而不是分辨率来定Mode。另外要注意的是CameraLink Full模式在实际工作中三个Channel Link的相位可能会有微小的偏差理想情况是三个通道同步输出但线缆长度不同或连接器工艺差异都可能导致通道间Skew。这种情况下需要在FPGA内部做通道对齐训练我的方案里是在每帧开始前采集一段预定义的模式图像数据用这个数据来做通道间delay调整。3. Aurora 8B10B链路与GT Transceivers Wizard配置解析3.1 Aurora 8B10B协议到底做了什么Aurora是Xilinx提供的一个轻量级可裁剪链路层协议规范。8B10B编码大家应该比较熟就是把每个字节的8bit编码成10bit串行数据这样保证DC平衡且可以提供足够的跳变沿用于时钟恢复。Aurora 8B10B的意思是这个版本的Aurora协议使用8B10B编码方式适合线速率在10Gbps以下的场景。Aurora协议的主要作用是在高速串行链路上建立可靠的数据传输通道。它把GT收发器的收发数据流组织成“帧”每一帧有控制字符、有效载荷、校验字符接收端根据这些字符来对齐、解码、校验。用户只需要在发送端把要传的数据填进M_AXIS_TDATA拉高TVALIDAurora IP核会自动完成字节序处理、加帧头、8B10B编码、通道绑定多通道时、误码检测等。但Aurora本身有几种Frame格式常见的是Framing和Streaming两种。Framing模式下用户要自己按帧发送每帧通过TLAST信号表示帧结束Streaming模式则像一个无边界管道数据一直连续流。图像传输最好用Framing模式因为图像一帧一帧地传用TLAST做帧分隔非常自然还能在帧与帧之间插入空闲周期方便对端判断帧同步状态。3.2 GT Transceivers Wizard关键参数配置在Vivado里创建GT Transceivers Wizard主要配置点有这些协议模板选择“Start from Scratch”不要选自带协议模板因为Aurora 8B10B IP核会生成自己的Transceiver配置你先配置Wizard反而会冲突。这里有个常见操作顺序问题我之前踩过坑如果先创建了GT Wizard再创建Aurora IPAurora会自动引用Wizard生成的transceiver配置两个IP要放在同一个XCI里而更推荐的做法是直接在Vivado的IP Catalog里搜索Aurora 8B10B它会在生成过程中自动调用并配置GT Transceiver你无需手动建Wizard。这一点非常重要官方文档和第3方教程都有强调。如果确实要手动配置GT Wizard主要参数如下参数名推荐值备注Line Rate2.5Gbps根据相机带宽和余量设定Reference Clock125MHz线速率/20TX/RX Buffer使能推荐使能减少时序压力TX/RX Diff Swing默认1200mV如果光模块灵敏度低可调高TX Pre-emphasis默认长线缆时适当增加RX Equalization默认/Auto光模块一般用默认即可CPLL/QPLLQPLL单通道时CPLL足够多通道强烈建议QPLL实际项目中很多调试问题都出在参考时钟上。GT的参考时钟必须干净、稳定、准确抖动不能太大。不要直接把FPGA板上晶振直接引到GT参考时钟管脚就完事了要看一下这个时钟源本身的抖动指标。如果抖动指标一般建议在PCB布局时单独给GT参考时钟做隔离地并加铁氧体磁珠滤波。3.3 Aurora 8B10B的用户接口与时钟关系Aurora 8B10B IP核会输出一个user_clk这个时钟通常等于GT线速率/28B10B编码后有效数据速率。例如线速率2.5Gbpsuser_clk就是125MHz用户数据位宽是32bitAurora 8B10B默认可以是32/64位宽那么理论上最大吞吐就是125MHz×32bit4Gbps实际有效负载要减去协议开销。我拿这个频率关系和CameraLink像素时钟做一个对比Base模式85MHz×24bit2.04Gbps数据速率。打到Aurora帧格式里如果数据包占比90%链路有效数据速率大约为2.5Gbps×0.88B10B损耗2Gbps再扣除帧开销大约1.9-2.0Gbps勉强贴近2.04G。这个计算说明了一个重要结论如果你想在Base模式下传输极限带宽数据线速率2.5G是临界值建议直接用3.125Gbps线速率。如果只是1080P30fps这种常规数据量2.5G完全够。3.4 SFP光模块的接口设计SFP光模块接口相对简单核心是高速差分对和I2C管理接口。GTX收发器需要能驱动SFP模块的激光器驱动差分输入所以在FPGA和SFP连接处一般要用AC耦合电容。Xilinx官方建议7系列GTX在外部加0.1uF的耦合电容有的板卡设计成可跳线选择AC/DC耦合。SFP的TX_Disable管脚一定要拉低使能Rate Select根据光模块手册设置光模块的I2C地址一般是0x50用于读取模块型号、温度、供电电压、收发功率等诊断信息。这些信息建议在FPGA启动时读一次用来验证光模块是否插好链路状态是否正常。还有一点容易被忽略SFP金属笼子的散热和接地。光模块发热比较大如果PCB上散热铺铜不充分温度过高会导致光模块收发功率漂移表现就是链路偶尔误码。另外SFP笼子的弹片必须和机箱地接触良好不然EMI问题会让你在高速线缆测试的时候头大。4. 四套工程源码架构与协议分层实现4.1 四套工程的划分逻辑标题里提到的4套工程源码我按场景划分成四个梯度第一套Base模式CameraLink1路DS90CR288A→ 单路Aurora 8B10B → 双SFP光模块直连。适合常规工业相机分辨率720P/1080P帧率30-60fps。第二套Medium模式CameraLink2路解码芯片→ 将48bit像素数据打包成两路32bit Aurora流 → 光模块传输。适合高分辨率面阵相机或中等行频线阵相机。第三套Full模式CameraLink3路解码芯片→ 64bit数据合成为一组流用多通道Aurora 8B10BN2或N4绑定成一条逻辑链路。适合高分辨率高帧率需求。第四套在第三套的基础上增加DDR3/DDR4帧缓存并加入图像缩放/ROI裁剪预处理输出端可以是Aurora光口也可以是PCIe适合做远距离图像采集记录系统。为什么这么划分因为每一档用一个工程代码清晰、调试方便不用在同一个工程里用宏定义切换几十个参数编译时间也短容易排查问题。4.2 公共分层架构从CameraLink到光口的数据管道所有工程我都坚持一个分层思想应用层图像处理/打包/缓存逻辑与硬件接口无关。传输层Aurora 8B10B链路封装生成端到端的可靠数据包。物理层GT Transceiver和SFP接口。分层最直接的好处就是可测试性和可替换性。我可以在没有相机的情况下用FPGA内部test_pattern_generator模拟CameraLink数据流直接在应用层和传输层之间打测试激励换一种CameraLink分辨率时也不需要动Aurora这层。代码组织上工程根目录一般长这样prj/ ├── rtl/ │ ├── camlink_rx/ │ │ ├── camlink_rx_top.v │ │ ├── camlink_decode_ctrl.v │ │ └── channel_align.v │ ├── aurora_link/ │ │ ├── aurora_wrapper.v │ │ ├── aurora_rx_user_logic.v │ │ └── aurora_tx_user_logic.v │ ├── frame_cache/ │ │ ├── ddr_controller.v │ │ └── frame_mux.v │ └── common/ │ ├── async_fifo.v │ └── clk_gen.v ├── ip/ │ ├── aurora_8b10b/ │ ├── gt_transceiver/ │ └── proc_sys_reset/ ├── xdc/ │ ├── pin_assign.xdc │ ├── timing.xdc │ └── pblock.xdc └── SIM/ ├── tb_aurora_top.v └── tb_camlink_rx.v4.3 图像数据打包格式设计Aurora只是链路不区分图像格式所以我要自己定义一套打包协议。以下是我实践后固定下来的一种格式包头64bit0xAA55AA55_00000001帧头紧接着是源ID、图像宽、高、像素格式、帧号、时间戳。图像数据按行打包每行前面加行号、行有效字节数然后是像素数据。包尾64bitCRC32校验值帧结束标志。这套格式用对称的解析逻辑在接收端还原图像。行号和帧号非常有用因为光纤传输偶尔会有整个包丢失虽然极少数重新拼接图像时可以用行号做对齐校验。CRC32对图像传输来说已经足够如果对数据可靠性有更高要求可以用Aurora IP自带的CRC功能但我更推荐协议层自己做方便错误统计和定位。发送端伪代码if (frame_start) begin m_axis_tdata {16hAA55, 16h0001, cfg_x_m, cfg_y_m, pixel_fmt}; m_axis_tvalid 1b1; end else if (line_start) begin m_axis_tdata {line_num, line_bytes, pixel_data}; end else if (pixel_valid) begin m_axis_tdata pixel_data; end else if (frame_end) begin m_axis_tdata {crc32, 32hFFFFFFFF}; m_axis_tlast 1b1; end这里要注意Aurora的TLAST信号要配合TKEEP一起使用。当最后一个数据不是对齐到总线宽度时TKEEP要指示哪几个字节有效否则接收端会把无效字节也当成图像数据。4.4 时序收敛与Pblock规划高速FPGA项目综合实现不收敛是最常见的问题之一。Aurora用户逻辑里动辄三四百MHz的时序路径如果布局时没做规划经常跑到一半出现时序违例。我的习惯是给Aurora链路相关的逻辑加Pblock约束把GT Transceiver、Aurora IP和用户FIFO手工放置到同一个时钟区域附近的SLR内。GT硬核的位置固定在某几个bank如果寄存器逻辑被布局到离GT太远的地方布线延迟就会非常大。另外所有跨时钟域的FIFO读写指针的格雷码同步器要保证寄存器在同一个Slice里这样布局器才不会把一个同步器的两级寄存器拉得很远。这类问题在Vivado的时序报告里很难一眼看出来但是仿真和板级测试时随机出现数据错误基本都是这里出了问题。5. 工程调试实录与常见问题排查5.1 链路初始化失败的排查步骤Aurora链路初始化失败在我调试经历中出现的频率很高排查思路基本固定第一步看光模块状态。上电后先读SFP的I2C寄存器确认模块供电和温度正常。再量SFP的LOSLoss of Signal管脚低电平表示有信号有些模块LOS极性是反的需要看手册确认。第二步看GT参考时钟。用Vivado的IBERT测试工程跑一个简单的环回测试确认GT的收发端能不能正常通信。IBERT是排查光口问题最强大的工具能测误码率、眼图、扫参考时钟频率建议所有光口项目先跑一遍IBERT再上用户逻辑。第三步看Aurora握手状态。Aurora IP核在初始化时会通过几帧特殊数据块同步当link_up信号拉高后两端才算真正链路建立。如果link_up一直不拉高常见原因是两端GT配置不匹配线速率不一致、8B10B极性设置不对或者SFP的Tx/Rx接反了。5.2 图像传输花屏或行撕裂问题这种问题出现时链路本身往往时正常的link_up1误码率为0但图像数据还原出来是花的比如行错位、颜色通道错乱、图像上半部分正常下半部分撕裂。我的排查经验优先级如下先看CameraLink解码芯片输出是否稳定。把FPGA采集到的原始并行信号通过ILA抓下来和相机的测试图模式对比。如果原始数据就花那是CameraLink链路或相机配置问题跟Aurora无关。如果原始数据正常再看Aurora发送端FIFO是否有溢出。FIFO溢出时数据会丢弃接收端就可能出现行错位。这个问题很好查看看FIFO的prog_full信号在图像帧内是否频繁拉高就行。如果prog_full频繁拉高说明Aurora的用户时钟不够快或者突发数据率超过了链路承载能力。还有一种情况是接收端的行同步信号和图像数据错位一个周期。我在解析接收包的时候偶尔会遇到第一个像素数据和帧头之间差了一个IDLE周期这时候需要加一个状态机做滑动对齐不要去猜它。5.3 高速信号质量和时钟抖动问题光纤传输的数据错误很多时候不是逻辑问题而是信号完整性问题。GT的信号质量用眼图能直接看出来Vivado的IBERT支持扫描接收端RX调整DFE、LPM等均衡参数。如果在同样的板卡上短光模块线的误码率是1E-15长线缆变成1E-8那基本可以确定是收发端信号幅度衰减太严重。这时候提高GTX的TX Diff Swing把预加重从0调到3或4档往往立竿见影。时钟抖动的问题更隐蔽。前面说过GT参考时钟的抖动指标很重要但对多数常规晶振而言只要不是太垃圾的板子通常也能用。真正的坑在于——当你用了多个GT通道并且它们的参考时钟来源不同通道之间可能会出现细微的频率偏差导致Aurora通道绑定Channel Bonding不稳定。解决办法是尽量让所有GT通道共享同一个参考时钟源或者用MMCM/PLL把外部时钟同步清结后再送给GT。5.4 常见问题速查表现象可能原因排查手段link_up一直为0SFP光模块未插好/供电异常读I2C、量LOS管脚link_up为0GT参考时钟未起振/频率不对ILA抓GT的txresetdone/rxresetdone用IBERT扫描link_up短暂拉高又掉光模块收发功率漂移读取SFP诊断寄存器检查散热图像花屏但误码率0FIFO溢出/行同步错位检查prog_full、检查接收端打包状态机图像颜色通道错乱解码芯片数据引脚顺序错误对照DS90CR288A手册核查PCB原理图Aurora链路正常但偶发丢包CRC误码未重传提高链路余量考虑GTX均衡参数调整图像偶发整帧丢失SFP的LOS抖动或者GT时钟瞬时丢失示波器抓GT refclk稳定性5.5 关于“技术支持”这部分的经验最后说一下所谓技术支持其实不是简单丢给你一个工程就完事了。如果你拿到别人提供的工程源码建议自己先把工程跑通、跑仿真、看时序报告再上板调试。因为每个板子的时钟来源、复位逻辑、SFP模块型号不见得相同千篇一律复制别人的约束文件往往会踩坑。我的习惯是拿到任何一个FPGA工程第一件事就是开Vivado的Project Summary看三样东西用的芯片型号和封装、速度等级、以及有没有Locked的IP核版本。这三样如果不匹配你手上的板卡后续就是无穷无尽的编译错误和时序失效。另外调试高速串行链路时千万别小看一个干净的复位设计。GT的上电复位、PLL复位、Aurora IP核的复位顺序不对就会导致link_up拉不高。我自己用了一段时间后最终统一采用Vivado的Proc Sys Reset IP来做全局复位管理并且保证复位释放的时序满足GT手册要求先释放GT收发器的复位等rxresetdone/txresetdone拉高之后再释放Aurora用户逻辑复位。按照我的设计习惯4套工程中最常用的是第一套和第三套。第一套适合验证链路、学习Aurora机制第三套适合实际部署在需要Full模式高带宽相机的项目里。如果你遇到的是特定的定制化需求建议从这套框架上做裁剪而不是从头写。说白了CameraLink转SFP光口这件事难度不在于某个单点模块而在于把接口、协议、缓存、时序收敛、PCB信号完整性这些都是耦合在一起的问题。希望这篇拆解能帮你省掉一部分“从0开始摸爬滚打”的时间。后面有空我再单独写一篇关于IBERT眼图调试和Aurora多通道绑定的实战记录那个才是真正考验功力的时候。

FPGA实战：CameraLink转SFP光口方案，基于Aurora 8B10B与GTX/GTH

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