FPGA实战：HDMI视频输入与环路输出实验详解-北京尧图网络

做FPGA图像处理这行迟早要跟HDMI打交道。我调试视频处理板卡那会儿最头疼的问题倒不是逻辑写不出来而是手边经常没有合适的视频源。拿一个不能确定好坏的游戏机当信源出了问题根本分不清是前端的问题还是我FPGA内部逻辑的问题。后来在开发板上把HDMI视频输入与环路输出这个基础实验跑通很多困扰才迎刃而解——输入信号能进FPGA经过处理后还能原样输出给显示器这条链路一旦打通后面做图像缩放、叠加、色彩空间转换才有了稳固的地基。这篇文章就把这个实验从原理到上板调试的完整过程拆开讲一遍包括TMDS协议里最容易忽略的DDC和HPD细节、FPGA直采HDMI信号的电路关键点、接收和环出的Verilog实现思路以及我在调试中遇到的黑屏、花屏问题的完整排查链路。不管是刚入门FPGA的初学者还是想快速验证HDMI前端电路是否正常的工程师这篇都值得收藏。1. 环路输出到底解决什么问题视频系统联调的刚需1.1 视频设备中的透传需求HDMI环路输出英文叫HDMI Loop-out在很多视频设备里是标配功能。简单说就是HDMI信号从一个接口进来不经大幅度处理再从另一个接口原样送出去供给下一级设备使用。视频矩阵、KVM切换器、视频分配器、直播导播台甚至一些专业监视器上都有这个功能。对做FPGA开发的人来说这个实验最大的价值不是让你学会视频切换而是用最小的逻辑量把视频进入FPGA和视频从FPGA输出这两条链路分别打通为后续更复杂的图像处理做好铺垫。有一次我给客户调试一批视频采集板卡客户那边提供的信号源是某品牌电脑的HDMI输出结果板卡经常出现几分钟后无信号的情况。排查到最后发现是板卡上HPD热插拔检测引脚的驱动能力不够导致电脑识别不到显示器还插在上面。这个案例也说明看似简单的环路输出实验实际上把HDMI链路中芯片之外的很多关键环节都牵扯出来了。这也是为什么我一直建议做FPGA视频方向的同学不要一上来就搞4K、HDR这些高深内容老老实实把720P或者1080P的输入环路实验调通比什么都强。1.2 环路输出在FPGA学习路线中的承上启下FPGA做视频处理核心能力无非三件事把视频信号收进来接口、在内部做处理逻辑/算法、再把视频信号送出去接口。环路输出实验恰恰同时覆盖了第一件事和第三件事。我在带新人入门的时候通常会让他们先跑一个点灯实验然后是UART回环之后就直接交给他们这个HDMI环路实验。原因很简单UART回环教会你的是收发模块怎么写而HDMI环路实验逼着你同时面对高速差分信号、时钟恢复、跨时钟域处理、原语约束这些所有FPGA开发都会遇到的通用问题。你不可能靠一句always语句就把1080P的HDMI输入给收到FPGA里来必须老老实实理解时序、理解原语、理解管脚约束。这个过程走一遍后面再学PCIe、MIPI、LVDS这些高速接口思路都是相通的。2. HDMI底层链路拆解TMDS编码、物理通道与三件套2.1 四对差分线是如何工作的HDMI接口从物理层面看真正跑视频数据的只有三对TMDS差分线加一对TMDS时钟线一共四对。每一对差分线上传输的都是电流驱动的低摆幅差分信号这也是HDMI能在有限的距离内稳定传输高速数据的基础。三对TMDS数据线的分工很明确通道0传蓝色分量同时承载行同步和场同步信号通道1传绿色分量通道2传红色分量。但在实际的传输过程中这三个通道并不是单纯地把RGB三个8位数据发出去而是先经过TMDS编码把每个8位数据编码成10位。这就是所谓的8b/10b编码。为什么要做这种编码最大原因是为了保证传输链路的DC平衡简单说就是不能让差分信号长时间偏置在一个电平上否则接收端的串行数据恢复电路就没法准确判断0和1的边界了。8b/10b编码会尽量让0和1的数量均衡同时把直流分量控制在合理范围内。另外在视频的有效显示区域之外行消隐和场消隐期间HDMI驱动芯片会把数据通道切换成传输控制信号也就是HSYNC、VSYNC和DE这些关键同步信号。这个细节对FPGA接收端的设计非常重要因为这意味着你解码出来的数据流是有空档期的必须在解码之后根据DE信号把有效像素数据和消隐期的控制字区分开。2.2 DDC、EDID和HPD容易被忽视的三件套我们做FPGA逻辑的人刚开始接触HDMI时容易犯一个毛病只顾着怼数据通道完全忽略了HDMI接口里的其他信号。但实际上如果你不处理好DDC、EDID和HPD这三个东西你的HDMI输入端口很可能压根就什么都收不到。先说说DDC通道它是IIC总线物理上就是SCL和SDA两根线。显卡、机顶盒、游戏机这些HDMI源端设备在真正输出视频信号之前会通过DDC通道去读取显示设备也就是你的FPGA板卡这一端的EDID数据。EDID是一份128字节的二进制数据块里面描述了显示设备支持的分辨率、刷新率、色彩格式等能力信息。如果源端读不到有效的EDID或者读到的内容和实际能力不符它可能就直接罢工不输出信号了。再说HPDHot Plug Detect这个信号是接收端也就是你的板卡拉高的作用就是告诉源端这里有一台显示器你可以输出信号了。很多自己画板子的朋友在做HDMI输入接口时忽略了HPD信号的下拉电阻和驱动逻辑导致源端检测不到设备插入自然也就看不到任何视频输出。HDMI规范中还有一个细节HPD信号需要由板卡的5V电源域驱动并且在源端5V接入后接收端需要拉高HPD。如果FPGA板卡上的HPD引脚被设计成需要FPGA内部逻辑来控制那就必须在初始化代码里尽早把它拉高甚至可以在上电默认值里就拉高。最后说说EDID的存储方式。大部分HDMI接收板卡上都会有一颗EEPROM比如AT24C02用来存储EDID数据。如果你的FPGA直接连接HDMI输入接口而且板上没有EEPROM也有一个替代办法用FPGA的IIC控制器模拟一个EEPROM从设备源端读取EDID时FPGA通过IIC中断响应并把预设的EDID数据回传。这个做法在原型验证阶段非常实用但要注意时序别搞得太复杂否则源端读取出错照样没信号。2.3 像素时钟是一切时序的源头HDMI的TMDS时钟对是源端送过来的像素时钟它决定了每一帧的刷新率、每一行的长度以及每条通道上的数据速率。例如720P60Hz的像素时钟是74.25MHz1080P60Hz的像素时钟是148.5MHz。而TMDS数据线上的比特率是像素时钟的10倍所以1080P60Hz的数据率就是1485Mbps约1.485Gbps。很多初次接触HDMI接收的FPGA工程师看到1.485Gbps这个数字会紧张觉得FPGA是不是处理不了。实际上不需要慌因为FPGA内部处理的是并行数据只有当这1.485Gbps的串行数据需要被解串的时候才需要高速时钟。在Xilinx 7系列FPGA中ISERDESE2这个原语可以把串行数据在DDR模式下按1:10甚至1:8解串。比如1080P输入ISERDESE2的IO时钟是串行时钟742.5MHz像素时钟的5倍而并行输出数据恢复成10位时并行时钟就是像素时钟148.5MHz。也就是说FPGA内部逻辑其实只需要工作在148.5MHz完全在可控范围内。搞清楚这些后面的逻辑设计就顺理成章了先恢复像素时钟然后用像素时钟采样并解串三路数据再通过TMDS解码得到RGB和同步信号最后做环路输出。3. 硬件方案选型FPGA直采TMDS信号还是专用接收芯片3.1 两条技术路线的对比做HDMI输入硬件上基本有两条路线。一条是在FPGA前端加一颗专用的HDMI接收芯片比如ADI的ADV7611、龙讯的IT6801这类芯片负责把HDMI串行信号解码成并行的RGB或者YCbCr视频流并通过IIC接口配置内部寄存器。另一条是FPGA直接用高速差分IO引脚接收TMDS信号通过内部的ISERDES和IDELAY等原语来完成解串和采样工作。我见过不少开发板的HDMI输入实验用的就是FPGA直采方案。相比之下专用接收芯片方案的开发门槛低软件配置也成熟但芯片成本高、PCB面积大而且还少了一个自己动手学习底层原理的机会。FPGA直采方案看似麻烦却能让你对HDMI链路的每个细节有真实的体感而且很多国产FPGA和Xilinx的中高端FPGA本身就有现成的解串原语用起来并不复杂。环路输出实验的核心目标既然是学通那我优先推荐在硬件允许的情况下用FPGA直采的方式。从资源角度看720P60Hz时TMDS数据率为742.5Mbps1080P60Hz时TMDS数据率为1.485GbpsXilinx 7系列普通HR bank的IO引脚都具备接收这个速率的能力但需要注意bank电压和端接方式的配置。如果手里开发板的HDMI输入接口不是直接连接FPGA而是经过了一颗接收芯片那也没关系实验思路依然成立只是FPGA内部逻辑从解码变成了采集并行RGB信号。3.2 板级电路的几个关键点如果自己画板子HDMI输入部分的电路设计有几个坑我必须提前说。第一是ESD保护。HDMI接口是用户经常热插拔的接口静电防护做不好三天两头烧FPGA引脚很正常。推荐在接口处加专用的HDMI ESD保护器件比如TI的TPD12S521这个芯片同时集成了ESD保护和IIC电平转换功能还带了5V电源管理和HPD控制逻辑用起来相当省心。黑金的一些开发板上HDMI输入输出就是靠这颗芯片来保护FPGA的。第二是差分走线的阻抗匹配。每对TMDS差分线的差分阻抗要控制在100Ω左右走线长度尽量等长尤其是在连接器和FPGA引脚之间距离比较长的时候需要严格做阻抗控制和等长约束。如果实在不好走线可以在FPGA引脚附近放置靠近引脚的100Ω跨接电阻利用FPGA内部的DIFF_TERM特性也可以比如7系列FPGA的IBUFDS原语就带有内置差分端接选项。第三是HPD和5V电源管理电路。HDMI源端的5V引脚规范上允许接收设备最多拉取50mA电流这个电流通常用来给EDID的EEPROM供电以及作为HPD检测电路的电源参考。在画板时要注意别把HPD信号直接下拉到地同时在HPD线路上要加一个上拉电阻到3.3V或者5V确保FPGA上电后能通过这个电平把设备已接入的状态告诉源端。关于HDMI供电电流的问题这里多说一句。很多朋友画完板子发现HDMI输入没有画面排查到最后居然是板子上的5V电源带载能力不够——虽然HDMI源的5V是对方提供的但如果你的板卡需要从HDMI口取电或者给EDID/HPD电路转换供电一定要预留足够的电流余量50mA是规范中的上限实际上EDID读取时瞬态电流会更高至少要按100mA的余量去设计。3.3 核心原语与引脚约束IBUFDS、IDELAY、ISERDESFPGA直采方案的三大原语是IBUFDS、IDELAY和ISERDES。先看IBUFDS作用就是把HDMI输入的一对差分时钟或差分数据转成FPGA内部能用的单端信号。在使用时可配置DIFF_TERM选项来打开内部100Ω差分端接这对简化板级设计很有帮助。下面是一个接收HDMI时钟对的标准写法IBUFDS #( .DIFF_TERM (TRUE), .IBUF_LOW_PWR (FALSE) ) u_ibufds_pixclk ( .I (hdmi_clk_p), .IB (hdmi_clk_n), .O (pixel_clk_raw) );数据通道的IBUFDS写法和时钟通道几乎一样只不过O端输出后还需要进IDELAY再做延时微调。IDELAY的作用很关键因为PCB走线长度、芯片延迟、温度漂移这些因素会导致数据线和时钟线之间的相位关系发生偏移如果不加修正ISERDES采到的数据很可能就是错的。IDELAY每个tap步进大约78ps具体值取决于参考时钟频率一般7系列FPGA用200MHz参考时钟时对应约78ps。实际操作中通常用一个扫描机制来遍历不同tap值选择数据最稳定的一个。ISERDESE2则负责把高速串行数据解成并行数据环路输出实验中最常用的配置是1:10 DDR模式。需要特别留意的是ISERDESE2的CLK和CLKDIV必须保持同源也就是串行时钟和并行时钟必须来自同一个MMCM/PLL的输出这样才能保证数据对齐。整个接收链路大致是这样的差分时钟进IBUFDS之后经过BUFG进全局时钟网络作为整个FPGA逻辑的像素时钟同时这个时钟进MMCM生成串行时钟5倍像素时钟送给ISERDESE2当CLK像素时钟送给ISERDESE2当CLKDIV。数据通道的IBUFDS输出接IDELAY再做可调延迟然后进ISERDESE2解串。解出来的10位数据再经过TMDS解码就还原出8位RGB数据和HSYNC、VSYNC、DE信号。4. Vivado工程实现接收、解码、环出的核心逻辑设计4.1 顶层模块怎么划分最清晰做FPGA设计模块划分直接决定代码可维护性和调试效率。我的习惯是把整个环路输出实验划分为五大块时钟管理模块、HDMI接收模块、分辨率识别模块、环路输出模块、可选的状态指示模块。时钟管理模块负责接收外部输入时钟如果有并利用MMCM生成各路时钟HDMI接收模块负责IBUFDS、IDELAY、ISERDES和TMDS解码分辨率识别模块通过统计HSYNC和VSYNC的周期来推算当前输入分辨率环路输出模块则把解码后的RGB数据和同步信号重新编码成TMDS并串行发送出去。这种做法最大的好处是每个模块只有一个明确职责调试时你通过ILA采集信号能快速定位问题是出在物理层接收、协议解码还是输出编码阶段而不会被一个上百行的巨型文件搞得焦头烂额。4.2 时钟通路与复位设计环路输出实验的输入时钟是HDMI源提供的像素时钟所以时钟管理模块相对简单输入时钟来自HDMI时钟通道的IBUFDS输出。但有一个容易被忽略的问题当HDMI源没有信号输入或者输入信号不稳定的时候这个像素时钟会乱跳或者停振导致MMCM无法锁定甚至让整个FPGA逻辑跑飞。我的做法是在时钟管理模块里实时监测MMCM的locked信号如果MMCM没有锁定就把内部所有逻辑复位并保持当输入像素时钟开始稳定时MMCM自动重新锁定系统进入正常工作状态。这样源端设备刚开机输出不稳定信号时板卡不会死机等信号稳定后自然恢复。此外在复位设计中还要注意异步复位同步释放的问题避免复位信号撤除时产生亚稳态导致逻辑异常。4.3 接收端逻辑从ISERDES解串到TMDS解码接收端是整个实验最核心的部分。ISERDESE2解串出来的10位数据要经过TMDS解码才能还原成8位RGB。TMDS解码的核心逻辑是查表法和异或逻辑结合Xilinx官方和很多开源项目都有现成的Verilog实现。我给出一个简化思路在每一个有效像素时钟沿从ISERDES拿到10位TMDS码字通过一个case语句或者组合逻辑判断把其中的8位有效数据提取出来。同时还需要识别码字中的控制字符比如HSYNC和VSYNC在不同状态下对应的编码分别是特定值解码模块一旦识别到这些控制字符就可以恢复出sync信号和de信号。环路输出实验做720P60Hz时每行有效像素1280个每帧有效行720行整个解码逻辑运行在74.25MHz下完全不存在时序压力。1080P60Hz则要稍微留意布线约束但7系列FPGA完全能胜任148.5MHz的并行数据率。4.4 环路输出逻辑重新编码并不只是把线连回去有些朋友可能会想既然是环路输出直接把输入引脚的信号连到输出引脚不就行了如果做成纯硬件透传确实可以但那就失去了FPGA实验的意义。我们这里说的是数字环路输入信号经过FPGA解码、处理哪怕只是加一个状态指示再经过FPGA内部的输出端重新编码、串化最终发送到显示器。输出端的逻辑相对简单一些首先要实现TMDS编码把8位RGB数据和同步信号编码成10位TMDS码字然后用OSERDESE2把10位并行数据在DDR模式下按1:10串化最后通过OBUFDS转成差分信号发送出去。这里要注意的是OSERDESE2的输入端需要两个5位信号组合成10位数据这个细节在Xilinx的官方手册上有明确的说明。环路输出中还可以加一个非常实用的小功能在输出画面上叠加一个彩条或者简单的OSD信息用于直观地确认视频通路已经贯通。实现方法是在DE有效期间根据行计数和场计数把特定区域的像素数据替换成固定颜色不需要额外缓存帧逻辑量非常小。4.5 引脚约束与时序约束避坑坐标系和原语都写对了如果引脚约束和时序约束没写对照样上板黑屏。引脚约束方面差分信号要成对约束且必须使用HR bank的差分引脚常见的约束写法如下set_property PACKAGE_PIN AB12 [get_ports {hdmi_clk_p}] set_property IOSTANDARD LVDS_25 [get_ports {hdmi_clk_p}] set_property PACKAGE_PIN AB11 [get_ports {hdmi_clk_n}] set_property IOSTANDARD LVDS_25 [get_ports {hdmi_clk_n}]注意IOSTANDARD要根据实际电路设计来选有的板卡用的是TMDS_33标准有的用的是LVDS_25两者不能混用否则电平不匹配会导致采样错误。我记得自己在调试一块国产FPGA开发板时HDMI输入的HDMI_33标准需要配合内部端接但板卡设计走得却是LVDS_25的电平结果就是信号出来全是乱的挣扎了大半天。时序约束方面环路输出实验需要关注输出端的set_output_delay约束。因为HDMI输出芯片对数据与时钟之间的skew有严格要求如果约束不做Vivado可能只按内部时钟频率来布线导致实际送到TMDS输出引脚上的数据时序不合格显示器上就是雪花点。更稳妥的做法是在工程里直接加入Vivado的Output Delay约束向导让工具根据引脚和时钟关系自动计算。4.6 彩条叠加最小功能验证画面说到叠加彩条我再展开说一下实现方法。假设我已经解码得到de信号和当前像素坐标判断是否在彩条区域可以用下面的伪Verilog逻辑表达if (de) begin if (pixel_x 320) rgb_out 24hFF0000; // 红 else if (pixel_x 640) rgb_out 24h00FF00; // 绿 else if (pixel_x 960) rgb_out 24h0000FF; // 蓝 else rgb_out 24hFFFFFF; // 白 end else begin rgb_out 24h000000; // 消隐 end这段逻辑的好处是你根本不需要帧缓存只需要对行计数器和场计数器做几个比较开销极小。把彩条叠加功能加进环路输出里就能在显示器上非常直观地看到输入信号是否已经成功进入FPGA、像素坐标有没有错位。这个方法在排查视频链路故障时比单纯把环路原样输出要高效得多。5. 上板调试实测黑屏、花屏、偏色的完整排查链路5.1 上电完全没有画面的检查顺序我自己在调试这个实验的时候遇到的第一个问题是上电后显示器完全黑屏没有任何信号。当时的排查思路是按链路逆序来的先怀疑显示器再怀疑输出端最后回头查输入端。但真正的根因往往更具体所以我把常用的排查顺序整理了下面这个清单如果你也遇到黑屏可以按这个顺序走一遍先看硬件HDMI线缆有没有插紧有没有用已知正常的线和显示器做过测试。再看板上指示灯HDMI输入接口的5V电源是否正常HPD电平是否被正确拉高。然后用示波器测量HDMI输入端的TMDS时钟对确认源端是否真的输出了像素时钟如果没有问题多数出在DDC或EDID环节源端没读到有效EDID就拒绝输出。如果时钟有了再看三对数据线上有没有高频信号摆动有数据说明源端在送信号这时候问题就可能在FPGA内部或者输出端了。我还遇到过一种情况源端设备输出的EDID读取要求比较苛刻而板卡上的EEPROM是空的。这种情况下源端以为没有设备接入压根不输出信号。解决办法是先用一台正常显示器读取EDID把这份EDID数据写到板卡的EEPROM里或者用FPGA模拟IIC从机实现EDID回传。5.2 花屏和偏色的几种常见原因花屏的情况就丰富多了。常见的有三种一是ISERDES解串时的bitslip没有对齐导致每个像素的位序混乱画面上看到的是水平方向撕裂、色彩完全错乱的雪花二是IDELAY的tap数设置不对采样时刻落在数据跳变沿上导致数据一部分正确一部分错误三是TMDS解码逻辑复位时序有问题导致同步信号被错位解码画面整体偏移。偏色问题则八成出在通道映射上。HDMI的三个数据通道分别对应R、G、B在FPGA约束和逻辑里如果搞混了通道顺序显示画面就会整体偏色。比如通道0对应蓝色结果接到了ISERDES的通道1那显示器上看到的颜色就完全乱了。虽然这种错误不影响画面同步但颜色信息全错好多人以为是自己编码逻辑写错了实际只是引脚约束摆错了位置。我自己的调试习惯是先把输入数据的通道顺序和输出通道顺序列一张表逐一核对。这是最简单也最容易被忽视的一步。5.3 用ILA定位数据正确性当画面出现花屏但同步正常时ILA集成逻辑分析仪就显得格外重要。我会把HDMI解码后的de、hsync、vsync和rgb数据一起抓取出来观察它们是否符合预期。这里有一个很实用的技巧触发条件设置为de 1并且观察一行的数据进行。由于ILA的采样深度有限1080P的一行数据量太大无法全抓这时可以把触发条件设置为pixel_x 0同时配合采集窗口只抓几个像素用来验证一行开始的几个像素颜色是否符合彩条预期。如果前几个像素颜色正确但后面出现错位那就基本锁定是IDELAY或者是同步信号处理的问题。还有一个调试细节在ILA中观察HSYNC和VSYNC的极性。HDMI输入信号的同步极性有可能与FPGA内部逻辑假设的相反比如负极性进来的信号在解码后被直接当成正极性处理会导致画面有压缩或滚动问题。严格的做法是读取EDID中的同步极性标志位当然我们更多是直接查色或者直接在ILA里看hsync翻转频率是否符合预期。比如720P的hsync频率大约45kHz如果差得离谱同步识别肯定有错。5.4 热插拔与静电产线测试中更隐蔽的故障环路输出实验在实验室调通以后如果你准备把它搬到产线测试或者长时间运行的环境里还要注意热插拔和静电带来的隐性故障。我见过一个测试工装反复插拔HDMI线之后FPGA直接烧了查了一圈发现是ESD保护做的不够。HDMI接口的静电防护不是可选项只要你的板卡会被人手动插拔就必须加防护器件否则坏一个换一个只是时间问题。在使用ILA抓数据时也要注意热插拔瞬间的电气噪声如果板上没有做良好的接地处理ILA的数据本身也可能被干扰。这个时候不要去怀疑逻辑代码优先检查地线连接和信号完整性。6. 从环路输出往下走后续扩展方向和使用心得6.1 实验做完之后的三个能力环路输出实验做完你至少应该具备三个能力第一知道怎么在FPGA里处理高速差分信号了解IBUFDS、IDELAY、ISERDES、OSERDES这套体系怎么搭配使用第二理解了HDMI源的协调机制包括DDC、EDID和HPD这些看不见的协议第三体验了从黑屏问题排查到稳定的完整过程这个过程累积下来的是硬件工程师最稀缺的调试直觉。这三个能力是后面做任何基于FPGA的视频处理项目的基础。你后面如果要自己做HDMI转eDP、做MIPI转LVDS、做图像缩放和帧率转换底层遇到的都是同样的逻辑和问题。6.2 常见扩展方向从环出到图像处理环路输出实验要往下扩展方向非常多。最简单的扩展是加入图像颜色处理比如把RGB转YCbCr、灰度化、二值化这些算法的输入端就是本实验已经拿到的RGB数据和像素时钟。稍微复杂一点的是做画中画或者OSD叠加这需要利用一个视频源作为背景另一个视频源经过缩放后叠加上去本实验的环路通路可以直接作为背景通路省掉不少设计工作。再进一步可以考虑把输入分辨率自动识别结果用UART上报到上位机或者通过板载按键切换环出和彩条输出这些都属于FPGA常用小功能的集大成练习。还有一个特别实际的扩展把环路输出改成输入分辨率适配输出分辨率比如输入720P信号、输出1080P信号这就需要做行缓存和帧缓存相比纯环路输出难度上一个台阶但这也是大多数视频产品真正需要的功能。如果对高速接口感兴趣还可以尝试自己用HDL实现HDMI 2.0或者2.1的部分特性不过那个领域基本就要上专用PHY芯片了复杂度不在一个量级。记住一条边界FPGA逻辑里能驾驭的高速串行信号是有限的超过一两Gbps就需要使用FPGA内部的高速串行收发器GTX/GTH而不是普通的IO引脚了。6.3 关于这个实验几点个人体会最后说几点个人真实体会。第一环路输出实验千万别只用仿真验证就结束仿真通过不等于上板正常尤其是IDELAY和ISERDES这类跟物理层强相关的模块必须拿真实HDMI信号去测。第二调试时一定要准备一根高品质的短HDMI线劣质线材会在高速信号的眼图上留下很大的余量损失导致你的板卡在实验室调好了到客户现场一换线就出问题。第三EDID和HPD的处理一定要在产品设计阶段就考虑完整等板子出了问题再焊飞线改那种痛苦我经历过不多说了。如果你正在做或者准备做这个实验我的建议是先把720P60Hz调通这个分辨率对FPGA和PCB设计压力都小再用同样的逻辑跑1080P60Hz你会发现只要代码规范、约束到位升级分辨率往往只需要改一下引脚约束和时钟设置远没有想象中那么可怕。而当你能在显示器上稳定看到从FPGA环出的彩条画面时那种看到信号从自己的代码里流过去的成就感是纯软件项目永远给不了的。

FPGA实战：HDMI视频输入与环路输出实验详解

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