1. 项目概述从零开始掌握数字电路设计的“瑞士军刀”如果你正在学习数字电路设计或者对FPGA、ASIC后端流程感到好奇那么Yosys这个名字你迟早会碰到。它不是某个新潮的框架而是一个在开源硬件领域堪称基石的工具。简单来说Yosys是一个开源的RTL寄存器传输级综合工具套件。你可以把它理解成数字电路设计领域的“编译器”只不过它编译的不是C或Python代码而是用Verilog或SystemVerilog等硬件描述语言HDL写成的电路设计。它的核心工作是把工程师用高级语言描述的电路逻辑转换、优化成由基本逻辑门如与门、或门、非门和触发器组成的网表这个网表是后续进行布局布线、物理实现的基础。我第一次接触Yosys是在尝试用开源工具链玩转一块FPGA开发板的时候。当时市面上主流的商业EDA工具动辄数十万甚至上百万的授权费用对个人学习者和初创团队来说门槛极高。Yosys的出现就像推开了一扇新世界的大门。它完全免费、开源并且拥有一个活跃的社区。从简单的组合逻辑电路到复杂的CPU内核你都能用Yosys来完成从RTL到门级网表的综合过程。更重要的是学习Yosys的过程能让你抛开商业工具“黑盒”般的操作界面真正理解综合优化背后的逻辑和步骤这对于夯实数字电路设计的基础至关重要。这篇文章就是我这些年使用Yosys的笔记和心得汇总。它适合以下几类朋友正在学习数字电路与逻辑设计想了解代码如何变成实际电路的学生使用开源工具链进行FPGA开发的爱好者或工程师希望深入理解综合优化原理而不满足于只会点按钮的从业者。我会从最基础的安装和“Hello World”电路开始逐步深入到综合策略、优化技巧以及如何将Yosys集成到自动化流程中。过程中我会分享很多官方文档里不会写的“坑”和技巧目标就是让你看完后能立刻上手用Yosys解决实际问题。2. Yosys的核心架构与工作流拆解在直接敲命令之前我们需要先理解Yosys是怎么“想问题”的。它不是一个单一的程序而是一个由多个命令组成的“工具箱”这些命令在一个统一的交互式环境中顺序执行共同完成综合任务。理解这个架构是高效使用它的关键。2.1 数据模型从RTLIL到网表Yosys内部使用一种叫做RTLILRegister Transfer Level Intermediate Language的中间表示来存储和处理电路。当你读入一个Verilog文件时Yosys首先会将其解析、转换成RTLIL格式。这个格式是Yosys所有操作的基础。之后无论你进行优化、转换还是输出操作的对象都是这个RTLIL表示。为什么要多此一举弄一个中间格式这带来了巨大的灵活性。首先它让Yosys可以支持多种硬件描述语言作为输入理论上只要为这种语言写一个前端解析器到RTLIL即可。其次所有优化和转换算法都基于统一的RTLIL接口开发避免了为每种输入/输出格式重复造轮子。最后你可以在综合流程的任何一个阶段通过命令查看、修改甚至手动编写RTLIL这为高级调试和定制化流程提供了可能。综合的最终输出通常是门级网表。Yosys支持输出多种格式最常用的是BLIF伯克利逻辑交换格式和EDIF。但更强大的功能在于它可以将网表映射到特定的工艺库。比如你可以提供一个由基本单元如AND2X1, OR2X1, DFF组成的 Liberty 格式工艺库文件Yosys 的abc命令可以调用ABC工具将通用的逻辑网表优化并映射到这个具体工艺库上生成一个真正可以交付给后端布局布线工具使用的网表。2.2 典型工作流步骤解析一个标准的Yosys综合脚本通常遵循以下步骤。你可以把它写在一个.ys的脚本文件中然后用yosys -s script.ys来执行也可以在交互式命令行中一步步输入。读取设计使用read_verilog命令加载你的Verilog源文件。如果设计由多个模块组成Yosys会自动进行层次化分析。高层次综合使用proc命令将 always 块中的过程式赋值阻塞/非阻塞转换为数据流和寄存器用fsm命令提取和优化有限状态机用memory命令将声明的存储器如reg [7:0] mem [0:255]映射到具体的存储器模型或寄存器组。逻辑优化与映射这是核心阶段。opt命令进行通用的逻辑优化如常数传播、冗余逻辑消除。随后techmap命令将高层次的运算符如算术加法器、比较器映射到由基本逻辑门与、或、非、多路选择器组成的结构。最后调用abc命令它使用ABC工具进行更强大的组合逻辑优化如基于与或非图的优化并映射到目标工艺库。清理与检查使用clean命令移除设计中无用的逻辑和连线。使用stat命令查看当前设计的统计信息如触发器数量、逻辑门数量等这是评估优化效果的重要依据。输出结果使用write_verilog输出优化后的Verilog网表或者用write_blif、write_edif输出标准网表格式。注意这个流程是一个简化的主干。在实际项目中根据设计特点是否有时钟门控、是否需要功耗优化等你需要在各个步骤间插入更多特定的命令比如clkbufmap时钟缓冲器插入、dfflibmap将通用触发器映射到工艺库中的具体触发器型号等。2.3 与商业工具对比优势与局限了解Yosys的定位能帮助你在合适的场景选择它。它的最大优势无疑是开源免费和透明可控。你可以深入每一步看到优化前后的变化这对于学习来说是无可比拟的。它的脚本化工作流也非常适合集成到CI/CD持续集成/持续部署流水线中实现设计的自动综合与回归测试。然而它也有明显的局限。首先对SystemVerilog的支持尚不完整。Yosys对Verilog-2005标准支持良好但对SystemVerilog中用于验证的复杂特性如类、随机化、约束支持有限它主要支持用于可综合设计的SystemVerilog子集。如果你的设计大量使用了复杂的SystemVerilog结构可能需要预处理或寻找替代方案。其次性能与容量。对于超大规模的设计例如超过千万门级Yosys和ABC可能在运行时间和内存消耗上不如经过数十年优化的顶级商业工具。最后工艺库的支持。虽然Yosys支持标准格式但其与最新、最先进的工艺节点如5nm、3nm的官方工艺库的适配和优化程度可能不如商业工具与自家工艺库的深度集成。因此一个常见的策略是在算法探索、原型验证、教学和小规模项目中使用Yosys当项目进入大规模量产阶段需要用到最先进工艺和极致优化时再考虑导入商业工具进行最终的综合签核。3. 从安装到第一个综合实例理论说了不少现在让我们动手从安装开始完成一个最简单电路的综合并查看结果。3.1 在不同系统上安装YosysYosys的安装已经非常方便。对于Ubuntu或Debian用户可以直接通过包管理器安装稳定版本sudo apt update sudo apt install yosys不过包管理器中的版本可能不是最新的。如果你想获得最新特性建议从源码编译。前提是安装好编译依赖比如build-essential,clang,bison,flex等然后从GitHub克隆仓库进行编译安装。对于macOS用户使用Homebrew是最佳选择brew install yosys。Windows用户则可以通过WSLWindows Subsystem for Linux获得接近Linux的原生体验或者在MSYS2环境中进行编译。安装完成后在终端输入yosys你应该会看到Yosys的交互式环境提示符yosys。输入help可以查看所有可用命令。3.2 第一个设计一个简单的加法器让我们创建一个最简单的8位加法器adder.vmodule adder ( input wire [7:0] a, input wire [7:0] b, output reg [7:0] sum ); always (*) begin sum a b; end endmodule这个模块描述了一个纯组合逻辑的加法器。接下来我们编写一个Yosys脚本synth.ys来综合它# synth.ys read_verilog adder.v # 1. 读取设计 hierarchy -top adder # 2. 指定顶层模块为 adder proc # 3. 处理 always 块本例中必要因为使用了 always (*) opt # 4. 执行通用逻辑优化 show -format dot -prefix adder_pre # 可选生成优化前的结构图 techmap # 5. 将算术运算符映射为逻辑门 abc # 6. 使用ABC进行逻辑优化和映射使用内嵌的简单门库 opt # 7. 再次优化 show -format dot -prefix adder_post # 可选生成优化后的结构图 stat # 8. 打印统计信息 write_verilog -noattr adder_synth.v # 9. 输出综合后的网表在终端执行yosys -s synth.ys。你会看到终端输出一系列命令的执行日志最后stat命令会打印出类似下面的信息 adder Number of wires: 65 Number of wire bits: 261 Number of public wires: 65 Number of public wire bits: 261 Number of memories: 0 Number of memory bits: 0 Number of processes: 0 Number of cells: 80 $_AND_ 24 $_MUX_ 16 $_NOR_ 8 $_NOT_ 8 $_OR_ 16 $_XNOR_ 4 $_XOR_ 4这告诉我们这个8位加法器被综合成了80个基本逻辑单元cell包括与门、或门、非门、异或门、多路选择器等。同时show命令生成了两个.dot文件可以用graphviz工具如xdot或在线转换器将其转换为图片直观地看到优化前后电路结构的变化。3.3 关键命令深度解读在这个简单的流程中有几个命令值得深入理解hierarchy -top module_name这个命令至关重要。如果你的设计有多个模块Yosys需要知道哪个是顶层模块以便进行全局的优化和展开。忘记指定顶层模块是新手常犯的错误会导致优化只在模块内部进行而无法进行跨模块的优化如常数传播穿过层次。proc它专门处理Verilog中的always块。对于组合逻辑always (*)它会将其转换为连续赋值语句的逻辑等效形式对于时序逻辑always (posedge clk)它会识别出触发器。一个常见的坑是如果你的设计中存在锁存器Latch例如在always (*)块中未给所有分支的条件赋值proc命令会明确地生成锁存器单元$_DLATCH_并在报告中提示。这是检查设计中是否意外引入锁存器的好方法。abc这是Yosys中功能最强大的命令之一。它调用外部的ABC工具进行逻辑综合、优化和技术映射。你可以通过abc -help查看其众多选项。例如abc -g AND,OR会告诉ABC只使用与门和或门进行映射这是一种学术练习而更常见的是使用abc -liberty lib_file.lib来映射到具体的工艺库。如果不指定任何选项abc会使用Yosys内建的一个由基本门组成的虚拟库。实操心得在初步学习时建议在关键步骤如proc、opt、techmap、abc前后都使用stat命令查看设计规模的变化并使用show命令生成电路图。这能帮你直观地理解每个命令究竟对你的设计做了什么。例如你会看到opt之后cell数量可能减少优化掉了冗余逻辑而techmap之后cell数量会暴增因为一个“”号被展开成了数百个门随后abc又会将其优化减少。4. 进阶综合策略与优化技巧掌握了基础流程后我们可以针对更复杂的设计和更高的要求来调整和优化综合策略。4.1 使用外部工艺库进行映射前面的例子使用了Yosys内建的虚拟库。在实际项目中我们需要将设计映射到FPGA的查找表LUT或ASIC的标准单元库。这需要提供一个工艺库文件通常是.libLiberty格式。假设我们有一个简单的标准单元库my_cells.lib。综合脚本需要做如下修改read_verilog my_design.v hierarchy -top my_design proc opt # 关键步骤读取工艺库并进行映射 dfflibmap -liberty my_cells.lib # 将通用触发器映射到库中的具体DFF型号 abc -liberty my_cells.lib # 组合逻辑优化并映射到库中的逻辑门 opt clean stat -liberty my_cells.lib # 使用库信息进行更精确的面积统计 write_verilog -noattr my_design_synth.vdfflibmap命令非常重要它确保设计中的触发器被替换为工艺库中提供的、具有具体时序和功耗特性的触发器单元。abc命令的-liberty选项则指导ABC工具在优化时以目标工艺库中单元的面积、延时为代价进行权衡。如何获取工艺库文件对于FPGA厂商如Xilinx, Intel通常会提供包含其底层原语LUT, FF, BRAM, DSP等的仿真模型或黑盒模块但完整的.lib库可能不直接对用户开放。对于ASIC工艺库由晶圆厂Foundry提供属于机密数据。在学习阶段你可以使用开源的标准单元库比如Nangate 45nm或SkyWater 130nm的开源PDK工艺设计套件中提供的库文件这些是绝佳的学习资源。4.2 处理时序逻辑与时钟域当时序逻辑触发器和时钟引入后综合需要考虑更多因素。module counter ( input wire clk, input wire rst_n, output reg [3:0] count ); always (posedge clk or negedge rst_n) begin if (!rst_n) count 4b0; else count count 1b1; end endmodule对于这样一个计数器Yosys能正确识别出触发器和异步复位逻辑。proc命令后你会看到$_DFF_PN0_这样的单元代表带异步低电平复位的正边沿触发器。时钟门控Clock Gating是一种重要的低功耗技术。Yosys提供了clkbufmap命令来尝试插入时钟缓冲器但对于复杂的门控时钟逻辑通常需要在RTL代码中显式地描述Yosys会将其综合成由与门/或门控制的时钟路径。需要注意的是Yosys本身不进行时序分析STA它只保证逻辑功能的正确性。时钟门控结构是否会带来毛刺、时序违例等问题需要后续的静态时序分析工具来检查。多时钟域的设计Yosys在综合阶段会平等对待所有时钟。它不会自动处理跨时钟域信号同步的问题如双触发器同步器。这部分逻辑必须在RTL中明确编写。Yosys会将其综合成两个由不同时钟驱动的触发器链。区分不同时钟域的关键是在综合后的网表中通过查看触发器的时钟引脚连接来识别。4.3 综合选项与策略选择Yosys的许多命令都有丰富的选项可以用来控制综合的“努力程度”和优化目标。优化努力程度opt命令有-fast和-full选项。-fast进行快速但浅层的优化适用于快速迭代-full则进行更彻底、更耗时的优化。对于大型设计可以先使用-fast验证流程最后再用-full进行发布版本的综合。ABC策略abc命令的策略选择直接影响结果的质量面积/速度。你可以通过abc -script传递一个ABC工具自己的脚本命令来精细控制。例如一个常见的面积优化脚本是abc -script strash; ifraig; scorr; dc2; dretime; strash; get -n; dch -f; nf -g; put。而速度优化可能会使用map -D 1以1ns为延迟目标进行映射。Yosys也预置了一些策略如abc -area和abc -delay分别侧重面积和速度。资源共享与运算符平衡对于包含多个算术运算符的设计Yosys可以在opt阶段尝试资源共享。例如如果两个地方使用了相同的加法操作但数据不同可能会共享一个加法器。运算符平衡Operator Balancing则尝试重组逻辑表达式树以减少关键路径的延迟。这些优化可以通过opt -full自动尝试但有时也需要根据设计特点手动干预。注意事项过度优化并不总是好事。特别是abc的激进优化有时会为了减少几个门而将逻辑变得非常深级数多这可能导致时序难以满足。对于有严格时序要求的设计需要在面积和时序之间进行权衡。一种好的实践是先用abc -delay尝试满足时序如果面积过大再尝试abc -area看能否在可接受的时序损失下减少面积。同时一定要用stat命令和后续的时序分析工具来验证结果。5. 调试、验证与集成工作流综合出来的网表是否正确如何排查问题又如何把Yosys用到自动化流程里这是工程实践中的关键。5.1 综合后仿真与形式验证综合只是转换了电路的实现方式理论上必须保证其功能与原始RTL设计一致。验证方法主要有两种仿真Simulation这是最直接的方法。你需要一个仿真器如开源的Icarus Verilog或商业的VCS。步骤是用Yosys综合出网表write_verilog netlist.v。编写相同的测试平台Testbench。分别用原始RTL和综合后网表作为被测对象进行仿真。对比两者的输出波形或最终结果是否完全一致。 如果发现不一致就需要回溯检查。Yosys提供了prep命令它执行proc、opt等步骤但不进行技术映射输出一个仍然是RTL级但已被“展平”和初步优化的设计。用这个中间结果与原始RTL仿真对比可以定位问题是出在高层转换还是底层映射。形式验证Formal Equivalence Checking这是一种更严谨的数学方法证明两个设计在功能上完全等价。Yosys内置了强大的形式验证引擎使用equiv命令可以轻松进行等价性检查。read_verilog -formal original.v prep -top original_module memory; opt; # 可选的其他优化 rename original_module gold # 将原始设计重命名为“golden参考模型” read_verilog -formal netlist.v prep -top original_module memory; opt; rename original_module gate # 将综合网表重命名为“gate实现” equiv_make gold gate equiv # 建立等价性检查任务 equiv_simple # 运行简单的等价性检查 equiv_status # 查看结果如果输出显示“Proved 1 of 1 modules”恭喜你两者等价。如果显示失败equiv命令还能生成反例Counterexample帮助你快速定位是哪一组输入导致了输出不同。5.2 常见问题排查实录以下是我在项目中遇到的一些典型问题及解决方法问题现象可能原因排查步骤与解决方案综合后仿真结果与RTL仿真不一致1. 意外生成了锁存器。2. 未初始化的寄存器在RTL和网表中的初始值不同。3. 组合逻辑环路。4. 对x或z值的处理差异。1. 检查proc后的报告看是否有Warning: created latch。修复RTL代码确保所有条件分支完整赋值。2. 确保所有寄存器都有明确的复位或初始值。在仿真中可以强制在0时刻给所有触发器一个已知值。3. 使用check命令检查设计是否有组合环路。4. 避免在可综合代码中使用x或z它们在不同抽象级别的仿真中行为可能不一致。abc映射失败或报错1. 工艺库文件格式错误或路径不对。2. 设计中存在ABC无法处理的特殊单元或黑盒。3. 逻辑过于复杂超出ABC处理能力。1. 用read_liberty命令先试读一下库文件看是否能成功解析。2. 使用blackbox命令将无法综合的模块如模拟IP、存储器编译器生成的模块声明为黑盒告诉Yosys不要尝试综合其内部。3. 尝试简化设计或使用abc -fast选项先绕过深度优化。综合后时序不满足1. 逻辑路径过长级数太多。2. 高扇出网络如复位信号、使能信号缺少缓冲。3. 时钟约束未传递或设置不正确。1. 查看abc报告中的“Delay ...”信息。尝试使用abc -delay -D 目标延时进行时序驱动综合。2. Yosys综合阶段不插入缓冲器来优化扇出。这通常需要在布局布线阶段由后端工具完成或者在RTL中手动插入树形结构。3.Yosys不执行时序分析。时序问题需依靠后续的静态时序分析工具。Yosys确保的是逻辑正确你需要将综合后的网表提供给布局布线工具并设置正确的时钟约束。资源使用面积远超预期1. 代码描述风格导致生成了不高效的硬件结构。2. 未启用资源共享优化。3. 常量或控制信号被错误地优化掉或保留。1. 检查stat报告。尝试不同的编码风格例如状态机用独热码还是二进制码对面积影响很大。使用memory -nomap查看存储器是否被正确推断为BRAM而不是寄存器堆。2. 确保使用了opt -full。3. 使用opt_clean命令清理无用逻辑但注意不要误删了用于调试或未来扩展的信号可将其属性标记为keep。5.3 集成到自动化流程Makefile与脚本对于任何稍具规模的项目手动敲命令都是不可行的。将Yosys集成到自动化构建脚本中是必由之路。Makefile是一个经典的选择。# Makefile 示例 VERILOG_SOURCES src/top.v src/module_a.v src/module_b.v LIBERTY_FILE lib/sky130_fd_sc_hd__tt_025C_1v80.lib TOP_MODULE top .PHONY: all synth sim clean all: synth synth: $(VERILOG_SOURCES) yosys -p read_verilog -sv $(VERILOG_SOURCES); \ hierarchy -top $(TOP_MODULE); \ proc; opt; memory; opt; \ dfflibmap -liberty $(LIBERTY_FILE); \ abc -liberty $(LIBERTY_FILE) -dff -D 1000; \ opt; clean; \ stat -liberty $(LIBERTY_FILE); \ write_verilog -noattr -selected synth/$(TOP_MODULE)_synth.v \ -l synth/synth_$(TOP_MODULE).log sim: synth # 假设使用Icarus Verilog进行仿真 iverilog -o sim/tb.vvp -s tb -I src src/tb.v $(VERILOG_SOURCES) vvp sim/tb.vvp sim/rtl_sim.log iverilog -o sim/tb_synth.vvp -s tb -I src src/tb.v synth/$(TOP_MODULE)_synth.v vvp sim/tb_synth.vvp sim/synth_sim.log diff sim/rtl_sim.log sim/synth_sim.log echo Simulation PASSED || echo Simulation FAILED clean: rm -rf synth/*.v synth/*.log sim/*.vvp sim/*.log这个Makefile定义了三个目标synth执行综合并生成网表和日志sim分别对RTL和网表进行仿真并对比结果clean清理生成的文件。通过make synth或make sim即可一键完成整个流程。更进一步你可以将其集成到GitLab CI或GitHub Actions中实现每次代码提交都自动进行综合和等价性检查确保代码变更不会引入功能错误。这构成了开源硬件项目CI/CD的基石。6. 探索Yosys的更多可能性Yosys的能力远不止于传统的RTL综合。它的开源和可扩展性催生了许多有趣的用途。6.1 可视化与调试show命令是强大的调试利器。除了生成.dot文件在交互模式下你可以使用show直接弹出一个图形化窗口需要安装xdot或graphviz的显示组件。你可以指定显示某个特定模块或者在执行某个命令前后分别显示直观地观察电路的变化。对于理解复杂优化步骤的行为这比看文本报告有效得多。6.2 硬件安全与电路分析由于Yosys可以深入到网表的每一个逻辑门它被广泛应用于硬件安全研究领域。例如硬件木马检测通过分析网表的结构特征寻找与正常功能不符的异常逻辑。知识产权核IP分析对第三方提供的网表进行反向工程或功能分析需注意法律合规性。逻辑锁定与混淆研究在网表中插入控制点以保护IP的技术以及相应的攻击方法。一些研究工具如SAT攻击工具就是以Yosys作为前端来解析和分析网表的。6.3 自定义综合过程与插件开发Yosys的脚本语言Tcl风格非常灵活。你可以编写复杂的脚本实现条件综合、迭代优化等高级流程。例如你可以写一个循环尝试不同的abc优化脚本然后选择面积最小的结果。更强大的是Yosys支持用C编写插件。你可以自定义新的优化命令、添加对新硬件原语的支持或者实现特定的分析算法。社区中许多扩展功能如针对特定FPGA架构的映射都是以插件形式存在的。这为研究人员和高级用户提供了无限的定制空间。6.4 配合其他开源工具形成完整链Yosys是开源EDA生态中的关键一环。它的输出可以无缝传递给下游工具NextPNR一款开源的FPGA布局布线工具支持多种FPGA架构如Lattice iCE40, ECP5 Xilinx 7系列等。典型的流程是Yosys综合 - NextPNR布局布线 - 生成比特流文件。OpenROAD一个开源的、端到端的数字芯片设计工具链目标是实现从RTL到GDSII的全流程自动化。Yosys在其中承担逻辑综合的任务。SymbiFlow现已并入F4PGA项目一个开源FPGA工具链项目Yosys是其核心的综合工具。掌握Yosys就等于拿到了进入这个蓬勃发展的开源硬件世界的一把关键钥匙。它可能不是解决所有问题的最强工具但它能给你最透彻的理解和最自由的掌控力。从学习一个简单的加法器开始逐步尝试综合一个CPU内核再到集成进自动化流程每一步的实践都会让你对“代码如何变成硬件”有更深的体会。
1. 项目概述从零开始掌握数字电路设计的“瑞士军刀”如果你正在学习数字电路设计或者对FPGA、ASIC后端流程感到好奇那么Yosys这个名字你迟早会碰到。它不是某个新潮的框架而是一个在开源硬件领域堪称基石的工具。简单来说Yosys是一个开源的RTL寄存器传输级综合工具套件。你可以把它理解成数字电路设计领域的“编译器”只不过它编译的不是C或Python代码而是用Verilog或SystemVerilog等硬件描述语言HDL写成的电路设计。它的核心工作是把工程师用高级语言描述的电路逻辑转换、优化成由基本逻辑门如与门、或门、非门和触发器组成的网表这个网表是后续进行布局布线、物理实现的基础。我第一次接触Yosys是在尝试用开源工具链玩转一块FPGA开发板的时候。当时市面上主流的商业EDA工具动辄数十万甚至上百万的授权费用对个人学习者和初创团队来说门槛极高。Yosys的出现就像推开了一扇新世界的大门。它完全免费、开源并且拥有一个活跃的社区。从简单的组合逻辑电路到复杂的CPU内核你都能用Yosys来完成从RTL到门级网表的综合过程。更重要的是学习Yosys的过程能让你抛开商业工具“黑盒”般的操作界面真正理解综合优化背后的逻辑和步骤这对于夯实数字电路设计的基础至关重要。这篇文章就是我这些年使用Yosys的笔记和心得汇总。它适合以下几类朋友正在学习数字电路与逻辑设计想了解代码如何变成实际电路的学生使用开源工具链进行FPGA开发的爱好者或工程师希望深入理解综合优化原理而不满足于只会点按钮的从业者。我会从最基础的安装和“Hello World”电路开始逐步深入到综合策略、优化技巧以及如何将Yosys集成到自动化流程中。过程中我会分享很多官方文档里不会写的“坑”和技巧目标就是让你看完后能立刻上手用Yosys解决实际问题。2. Yosys的核心架构与工作流拆解在直接敲命令之前我们需要先理解Yosys是怎么“想问题”的。它不是一个单一的程序而是一个由多个命令组成的“工具箱”这些命令在一个统一的交互式环境中顺序执行共同完成综合任务。理解这个架构是高效使用它的关键。2.1 数据模型从RTLIL到网表Yosys内部使用一种叫做RTLILRegister Transfer Level Intermediate Language的中间表示来存储和处理电路。当你读入一个Verilog文件时Yosys首先会将其解析、转换成RTLIL格式。这个格式是Yosys所有操作的基础。之后无论你进行优化、转换还是输出操作的对象都是这个RTLIL表示。为什么要多此一举弄一个中间格式这带来了巨大的灵活性。首先它让Yosys可以支持多种硬件描述语言作为输入理论上只要为这种语言写一个前端解析器到RTLIL即可。其次所有优化和转换算法都基于统一的RTLIL接口开发避免了为每种输入/输出格式重复造轮子。最后你可以在综合流程的任何一个阶段通过命令查看、修改甚至手动编写RTLIL这为高级调试和定制化流程提供了可能。综合的最终输出通常是门级网表。Yosys支持输出多种格式最常用的是BLIF伯克利逻辑交换格式和EDIF。但更强大的功能在于它可以将网表映射到特定的工艺库。比如你可以提供一个由基本单元如AND2X1, OR2X1, DFF组成的 Liberty 格式工艺库文件Yosys 的abc命令可以调用ABC工具将通用的逻辑网表优化并映射到这个具体工艺库上生成一个真正可以交付给后端布局布线工具使用的网表。2.2 典型工作流步骤解析一个标准的Yosys综合脚本通常遵循以下步骤。你可以把它写在一个.ys的脚本文件中然后用yosys -s script.ys来执行也可以在交互式命令行中一步步输入。读取设计使用read_verilog命令加载你的Verilog源文件。如果设计由多个模块组成Yosys会自动进行层次化分析。高层次综合使用proc命令将 always 块中的过程式赋值阻塞/非阻塞转换为数据流和寄存器用fsm命令提取和优化有限状态机用memory命令将声明的存储器如reg [7:0] mem [0:255]映射到具体的存储器模型或寄存器组。逻辑优化与映射这是核心阶段。opt命令进行通用的逻辑优化如常数传播、冗余逻辑消除。随后techmap命令将高层次的运算符如算术加法器、比较器映射到由基本逻辑门与、或、非、多路选择器组成的结构。最后调用abc命令它使用ABC工具进行更强大的组合逻辑优化如基于与或非图的优化并映射到目标工艺库。清理与检查使用clean命令移除设计中无用的逻辑和连线。使用stat命令查看当前设计的统计信息如触发器数量、逻辑门数量等这是评估优化效果的重要依据。输出结果使用write_verilog输出优化后的Verilog网表或者用write_blif、write_edif输出标准网表格式。注意这个流程是一个简化的主干。在实际项目中根据设计特点是否有时钟门控、是否需要功耗优化等你需要在各个步骤间插入更多特定的命令比如clkbufmap时钟缓冲器插入、dfflibmap将通用触发器映射到工艺库中的具体触发器型号等。2.3 与商业工具对比优势与局限了解Yosys的定位能帮助你在合适的场景选择它。它的最大优势无疑是开源免费和透明可控。你可以深入每一步看到优化前后的变化这对于学习来说是无可比拟的。它的脚本化工作流也非常适合集成到CI/CD持续集成/持续部署流水线中实现设计的自动综合与回归测试。然而它也有明显的局限。首先对SystemVerilog的支持尚不完整。Yosys对Verilog-2005标准支持良好但对SystemVerilog中用于验证的复杂特性如类、随机化、约束支持有限它主要支持用于可综合设计的SystemVerilog子集。如果你的设计大量使用了复杂的SystemVerilog结构可能需要预处理或寻找替代方案。其次性能与容量。对于超大规模的设计例如超过千万门级Yosys和ABC可能在运行时间和内存消耗上不如经过数十年优化的顶级商业工具。最后工艺库的支持。虽然Yosys支持标准格式但其与最新、最先进的工艺节点如5nm、3nm的官方工艺库的适配和优化程度可能不如商业工具与自家工艺库的深度集成。因此一个常见的策略是在算法探索、原型验证、教学和小规模项目中使用Yosys当项目进入大规模量产阶段需要用到最先进工艺和极致优化时再考虑导入商业工具进行最终的综合签核。3. 从安装到第一个综合实例理论说了不少现在让我们动手从安装开始完成一个最简单电路的综合并查看结果。3.1 在不同系统上安装YosysYosys的安装已经非常方便。对于Ubuntu或Debian用户可以直接通过包管理器安装稳定版本sudo apt update sudo apt install yosys不过包管理器中的版本可能不是最新的。如果你想获得最新特性建议从源码编译。前提是安装好编译依赖比如build-essential,clang,bison,flex等然后从GitHub克隆仓库进行编译安装。对于macOS用户使用Homebrew是最佳选择brew install yosys。Windows用户则可以通过WSLWindows Subsystem for Linux获得接近Linux的原生体验或者在MSYS2环境中进行编译。安装完成后在终端输入yosys你应该会看到Yosys的交互式环境提示符yosys。输入help可以查看所有可用命令。3.2 第一个设计一个简单的加法器让我们创建一个最简单的8位加法器adder.vmodule adder ( input wire [7:0] a, input wire [7:0] b, output reg [7:0] sum ); always (*) begin sum a b; end endmodule这个模块描述了一个纯组合逻辑的加法器。接下来我们编写一个Yosys脚本synth.ys来综合它# synth.ys read_verilog adder.v # 1. 读取设计 hierarchy -top adder # 2. 指定顶层模块为 adder proc # 3. 处理 always 块本例中必要因为使用了 always (*) opt # 4. 执行通用逻辑优化 show -format dot -prefix adder_pre # 可选生成优化前的结构图 techmap # 5. 将算术运算符映射为逻辑门 abc # 6. 使用ABC进行逻辑优化和映射使用内嵌的简单门库 opt # 7. 再次优化 show -format dot -prefix adder_post # 可选生成优化后的结构图 stat # 8. 打印统计信息 write_verilog -noattr adder_synth.v # 9. 输出综合后的网表在终端执行yosys -s synth.ys。你会看到终端输出一系列命令的执行日志最后stat命令会打印出类似下面的信息 adder Number of wires: 65 Number of wire bits: 261 Number of public wires: 65 Number of public wire bits: 261 Number of memories: 0 Number of memory bits: 0 Number of processes: 0 Number of cells: 80 $_AND_ 24 $_MUX_ 16 $_NOR_ 8 $_NOT_ 8 $_OR_ 16 $_XNOR_ 4 $_XOR_ 4这告诉我们这个8位加法器被综合成了80个基本逻辑单元cell包括与门、或门、非门、异或门、多路选择器等。同时show命令生成了两个.dot文件可以用graphviz工具如xdot或在线转换器将其转换为图片直观地看到优化前后电路结构的变化。3.3 关键命令深度解读在这个简单的流程中有几个命令值得深入理解hierarchy -top module_name这个命令至关重要。如果你的设计有多个模块Yosys需要知道哪个是顶层模块以便进行全局的优化和展开。忘记指定顶层模块是新手常犯的错误会导致优化只在模块内部进行而无法进行跨模块的优化如常数传播穿过层次。proc它专门处理Verilog中的always块。对于组合逻辑always (*)它会将其转换为连续赋值语句的逻辑等效形式对于时序逻辑always (posedge clk)它会识别出触发器。一个常见的坑是如果你的设计中存在锁存器Latch例如在always (*)块中未给所有分支的条件赋值proc命令会明确地生成锁存器单元$_DLATCH_并在报告中提示。这是检查设计中是否意外引入锁存器的好方法。abc这是Yosys中功能最强大的命令之一。它调用外部的ABC工具进行逻辑综合、优化和技术映射。你可以通过abc -help查看其众多选项。例如abc -g AND,OR会告诉ABC只使用与门和或门进行映射这是一种学术练习而更常见的是使用abc -liberty lib_file.lib来映射到具体的工艺库。如果不指定任何选项abc会使用Yosys内建的一个由基本门组成的虚拟库。实操心得在初步学习时建议在关键步骤如proc、opt、techmap、abc前后都使用stat命令查看设计规模的变化并使用show命令生成电路图。这能帮你直观地理解每个命令究竟对你的设计做了什么。例如你会看到opt之后cell数量可能减少优化掉了冗余逻辑而techmap之后cell数量会暴增因为一个“”号被展开成了数百个门随后abc又会将其优化减少。4. 进阶综合策略与优化技巧掌握了基础流程后我们可以针对更复杂的设计和更高的要求来调整和优化综合策略。4.1 使用外部工艺库进行映射前面的例子使用了Yosys内建的虚拟库。在实际项目中我们需要将设计映射到FPGA的查找表LUT或ASIC的标准单元库。这需要提供一个工艺库文件通常是.libLiberty格式。假设我们有一个简单的标准单元库my_cells.lib。综合脚本需要做如下修改read_verilog my_design.v hierarchy -top my_design proc opt # 关键步骤读取工艺库并进行映射 dfflibmap -liberty my_cells.lib # 将通用触发器映射到库中的具体DFF型号 abc -liberty my_cells.lib # 组合逻辑优化并映射到库中的逻辑门 opt clean stat -liberty my_cells.lib # 使用库信息进行更精确的面积统计 write_verilog -noattr my_design_synth.vdfflibmap命令非常重要它确保设计中的触发器被替换为工艺库中提供的、具有具体时序和功耗特性的触发器单元。abc命令的-liberty选项则指导ABC工具在优化时以目标工艺库中单元的面积、延时为代价进行权衡。如何获取工艺库文件对于FPGA厂商如Xilinx, Intel通常会提供包含其底层原语LUT, FF, BRAM, DSP等的仿真模型或黑盒模块但完整的.lib库可能不直接对用户开放。对于ASIC工艺库由晶圆厂Foundry提供属于机密数据。在学习阶段你可以使用开源的标准单元库比如Nangate 45nm或SkyWater 130nm的开源PDK工艺设计套件中提供的库文件这些是绝佳的学习资源。4.2 处理时序逻辑与时钟域当时序逻辑触发器和时钟引入后综合需要考虑更多因素。module counter ( input wire clk, input wire rst_n, output reg [3:0] count ); always (posedge clk or negedge rst_n) begin if (!rst_n) count 4b0; else count count 1b1; end endmodule对于这样一个计数器Yosys能正确识别出触发器和异步复位逻辑。proc命令后你会看到$_DFF_PN0_这样的单元代表带异步低电平复位的正边沿触发器。时钟门控Clock Gating是一种重要的低功耗技术。Yosys提供了clkbufmap命令来尝试插入时钟缓冲器但对于复杂的门控时钟逻辑通常需要在RTL代码中显式地描述Yosys会将其综合成由与门/或门控制的时钟路径。需要注意的是Yosys本身不进行时序分析STA它只保证逻辑功能的正确性。时钟门控结构是否会带来毛刺、时序违例等问题需要后续的静态时序分析工具来检查。多时钟域的设计Yosys在综合阶段会平等对待所有时钟。它不会自动处理跨时钟域信号同步的问题如双触发器同步器。这部分逻辑必须在RTL中明确编写。Yosys会将其综合成两个由不同时钟驱动的触发器链。区分不同时钟域的关键是在综合后的网表中通过查看触发器的时钟引脚连接来识别。4.3 综合选项与策略选择Yosys的许多命令都有丰富的选项可以用来控制综合的“努力程度”和优化目标。优化努力程度opt命令有-fast和-full选项。-fast进行快速但浅层的优化适用于快速迭代-full则进行更彻底、更耗时的优化。对于大型设计可以先使用-fast验证流程最后再用-full进行发布版本的综合。ABC策略abc命令的策略选择直接影响结果的质量面积/速度。你可以通过abc -script传递一个ABC工具自己的脚本命令来精细控制。例如一个常见的面积优化脚本是abc -script strash; ifraig; scorr; dc2; dretime; strash; get -n; dch -f; nf -g; put。而速度优化可能会使用map -D 1以1ns为延迟目标进行映射。Yosys也预置了一些策略如abc -area和abc -delay分别侧重面积和速度。资源共享与运算符平衡对于包含多个算术运算符的设计Yosys可以在opt阶段尝试资源共享。例如如果两个地方使用了相同的加法操作但数据不同可能会共享一个加法器。运算符平衡Operator Balancing则尝试重组逻辑表达式树以减少关键路径的延迟。这些优化可以通过opt -full自动尝试但有时也需要根据设计特点手动干预。注意事项过度优化并不总是好事。特别是abc的激进优化有时会为了减少几个门而将逻辑变得非常深级数多这可能导致时序难以满足。对于有严格时序要求的设计需要在面积和时序之间进行权衡。一种好的实践是先用abc -delay尝试满足时序如果面积过大再尝试abc -area看能否在可接受的时序损失下减少面积。同时一定要用stat命令和后续的时序分析工具来验证结果。5. 调试、验证与集成工作流综合出来的网表是否正确如何排查问题又如何把Yosys用到自动化流程里这是工程实践中的关键。5.1 综合后仿真与形式验证综合只是转换了电路的实现方式理论上必须保证其功能与原始RTL设计一致。验证方法主要有两种仿真Simulation这是最直接的方法。你需要一个仿真器如开源的Icarus Verilog或商业的VCS。步骤是用Yosys综合出网表write_verilog netlist.v。编写相同的测试平台Testbench。分别用原始RTL和综合后网表作为被测对象进行仿真。对比两者的输出波形或最终结果是否完全一致。 如果发现不一致就需要回溯检查。Yosys提供了prep命令它执行proc、opt等步骤但不进行技术映射输出一个仍然是RTL级但已被“展平”和初步优化的设计。用这个中间结果与原始RTL仿真对比可以定位问题是出在高层转换还是底层映射。形式验证Formal Equivalence Checking这是一种更严谨的数学方法证明两个设计在功能上完全等价。Yosys内置了强大的形式验证引擎使用equiv命令可以轻松进行等价性检查。read_verilog -formal original.v prep -top original_module memory; opt; # 可选的其他优化 rename original_module gold # 将原始设计重命名为“golden参考模型” read_verilog -formal netlist.v prep -top original_module memory; opt; rename original_module gate # 将综合网表重命名为“gate实现” equiv_make gold gate equiv # 建立等价性检查任务 equiv_simple # 运行简单的等价性检查 equiv_status # 查看结果如果输出显示“Proved 1 of 1 modules”恭喜你两者等价。如果显示失败equiv命令还能生成反例Counterexample帮助你快速定位是哪一组输入导致了输出不同。5.2 常见问题排查实录以下是我在项目中遇到的一些典型问题及解决方法问题现象可能原因排查步骤与解决方案综合后仿真结果与RTL仿真不一致1. 意外生成了锁存器。2. 未初始化的寄存器在RTL和网表中的初始值不同。3. 组合逻辑环路。4. 对x或z值的处理差异。1. 检查proc后的报告看是否有Warning: created latch。修复RTL代码确保所有条件分支完整赋值。2. 确保所有寄存器都有明确的复位或初始值。在仿真中可以强制在0时刻给所有触发器一个已知值。3. 使用check命令检查设计是否有组合环路。4. 避免在可综合代码中使用x或z它们在不同抽象级别的仿真中行为可能不一致。abc映射失败或报错1. 工艺库文件格式错误或路径不对。2. 设计中存在ABC无法处理的特殊单元或黑盒。3. 逻辑过于复杂超出ABC处理能力。1. 用read_liberty命令先试读一下库文件看是否能成功解析。2. 使用blackbox命令将无法综合的模块如模拟IP、存储器编译器生成的模块声明为黑盒告诉Yosys不要尝试综合其内部。3. 尝试简化设计或使用abc -fast选项先绕过深度优化。综合后时序不满足1. 逻辑路径过长级数太多。2. 高扇出网络如复位信号、使能信号缺少缓冲。3. 时钟约束未传递或设置不正确。1. 查看abc报告中的“Delay ...”信息。尝试使用abc -delay -D 目标延时进行时序驱动综合。2. Yosys综合阶段不插入缓冲器来优化扇出。这通常需要在布局布线阶段由后端工具完成或者在RTL中手动插入树形结构。3.Yosys不执行时序分析。时序问题需依靠后续的静态时序分析工具。Yosys确保的是逻辑正确你需要将综合后的网表提供给布局布线工具并设置正确的时钟约束。资源使用面积远超预期1. 代码描述风格导致生成了不高效的硬件结构。2. 未启用资源共享优化。3. 常量或控制信号被错误地优化掉或保留。1. 检查stat报告。尝试不同的编码风格例如状态机用独热码还是二进制码对面积影响很大。使用memory -nomap查看存储器是否被正确推断为BRAM而不是寄存器堆。2. 确保使用了opt -full。3. 使用opt_clean命令清理无用逻辑但注意不要误删了用于调试或未来扩展的信号可将其属性标记为keep。5.3 集成到自动化流程Makefile与脚本对于任何稍具规模的项目手动敲命令都是不可行的。将Yosys集成到自动化构建脚本中是必由之路。Makefile是一个经典的选择。# Makefile 示例 VERILOG_SOURCES src/top.v src/module_a.v src/module_b.v LIBERTY_FILE lib/sky130_fd_sc_hd__tt_025C_1v80.lib TOP_MODULE top .PHONY: all synth sim clean all: synth synth: $(VERILOG_SOURCES) yosys -p read_verilog -sv $(VERILOG_SOURCES); \ hierarchy -top $(TOP_MODULE); \ proc; opt; memory; opt; \ dfflibmap -liberty $(LIBERTY_FILE); \ abc -liberty $(LIBERTY_FILE) -dff -D 1000; \ opt; clean; \ stat -liberty $(LIBERTY_FILE); \ write_verilog -noattr -selected synth/$(TOP_MODULE)_synth.v \ -l synth/synth_$(TOP_MODULE).log sim: synth # 假设使用Icarus Verilog进行仿真 iverilog -o sim/tb.vvp -s tb -I src src/tb.v $(VERILOG_SOURCES) vvp sim/tb.vvp sim/rtl_sim.log iverilog -o sim/tb_synth.vvp -s tb -I src src/tb.v synth/$(TOP_MODULE)_synth.v vvp sim/tb_synth.vvp sim/synth_sim.log diff sim/rtl_sim.log sim/synth_sim.log echo Simulation PASSED || echo Simulation FAILED clean: rm -rf synth/*.v synth/*.log sim/*.vvp sim/*.log这个Makefile定义了三个目标synth执行综合并生成网表和日志sim分别对RTL和网表进行仿真并对比结果clean清理生成的文件。通过make synth或make sim即可一键完成整个流程。更进一步你可以将其集成到GitLab CI或GitHub Actions中实现每次代码提交都自动进行综合和等价性检查确保代码变更不会引入功能错误。这构成了开源硬件项目CI/CD的基石。6. 探索Yosys的更多可能性Yosys的能力远不止于传统的RTL综合。它的开源和可扩展性催生了许多有趣的用途。6.1 可视化与调试show命令是强大的调试利器。除了生成.dot文件在交互模式下你可以使用show直接弹出一个图形化窗口需要安装xdot或graphviz的显示组件。你可以指定显示某个特定模块或者在执行某个命令前后分别显示直观地观察电路的变化。对于理解复杂优化步骤的行为这比看文本报告有效得多。6.2 硬件安全与电路分析由于Yosys可以深入到网表的每一个逻辑门它被广泛应用于硬件安全研究领域。例如硬件木马检测通过分析网表的结构特征寻找与正常功能不符的异常逻辑。知识产权核IP分析对第三方提供的网表进行反向工程或功能分析需注意法律合规性。逻辑锁定与混淆研究在网表中插入控制点以保护IP的技术以及相应的攻击方法。一些研究工具如SAT攻击工具就是以Yosys作为前端来解析和分析网表的。6.3 自定义综合过程与插件开发Yosys的脚本语言Tcl风格非常灵活。你可以编写复杂的脚本实现条件综合、迭代优化等高级流程。例如你可以写一个循环尝试不同的abc优化脚本然后选择面积最小的结果。更强大的是Yosys支持用C编写插件。你可以自定义新的优化命令、添加对新硬件原语的支持或者实现特定的分析算法。社区中许多扩展功能如针对特定FPGA架构的映射都是以插件形式存在的。这为研究人员和高级用户提供了无限的定制空间。6.4 配合其他开源工具形成完整链Yosys是开源EDA生态中的关键一环。它的输出可以无缝传递给下游工具NextPNR一款开源的FPGA布局布线工具支持多种FPGA架构如Lattice iCE40, ECP5 Xilinx 7系列等。典型的流程是Yosys综合 - NextPNR布局布线 - 生成比特流文件。OpenROAD一个开源的、端到端的数字芯片设计工具链目标是实现从RTL到GDSII的全流程自动化。Yosys在其中承担逻辑综合的任务。SymbiFlow现已并入F4PGA项目一个开源FPGA工具链项目Yosys是其核心的综合工具。掌握Yosys就等于拿到了进入这个蓬勃发展的开源硬件世界的一把关键钥匙。它可能不是解决所有问题的最强工具但它能给你最透彻的理解和最自由的掌控力。从学习一个简单的加法器开始逐步尝试综合一个CPU内核再到集成进自动化流程每一步的实践都会让你对“代码如何变成硬件”有更深的体会。
![[光学原理与应用-521]：对光的错误理解与纠偏](http://pic.xiahunao.cn/yaotu/[光学原理与应用-521]：对光的错误理解与纠偏)
