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178、LLC谐振变换器的PCB设计实战(DFT)
178、LLC谐振变换器的PCB设计实战(DFT)一、从一块烧掉的板子说起去年做一款3kW通信电源,LLC拓扑,谐振频率100kHz,满载效率要求96%+。第一版PCB打样回来,上电轻载正常,加到半载,MOSFET驱动波形开始抖动,再往上加,啪——下管短路,保险丝炸了。拆下来看,不是MOSFET本身的问题,是PCB布局导致的寄生参数把谐振腔的零电压开关(ZVS)条件破坏了。更讽刺的是,这块板子是我用自动布线器跑的,觉得LLC频率不高,走线随便拉一拉就行。结果就是,谐振电容的回路面积太大,引入的寄生电感让谐振电流波形畸变,硬开关损耗飙升,热积累烧管。从那以后,我给自己定了个规矩:LLC的PCB设计,必须按DFT(Design for Testability,可测试性设计)的思路来,每一寸铜皮都要为调试和量产服务。今天这篇笔记,就把我踩过的坑和总结的实战经验摊开来讲。二、谐振回路:面积就是敌人LLC的核心是谐振腔——谐振电容Cr、谐振电感Lr(或者用变压器漏感)、变压器T。这三个元件的连接回路,是整块板子上最敏感的路径。回路面积必须压到最小。这不是玄学,是物理。谐振电流在100kHz-500kHz范围内,回路寄生电感哪怕多10nH,都会让谐振频率偏移,轻则效率下降,重则ZVS丢失。我实测过,一个3cm×2cm的回路,寄生电感大约30-40nH,对于100kHz的LLC,这个值已经能造成5%的频率偏移。实战做法:把谐振电容紧贴变压器摆放,中间不要隔任何其他元件。如果使用分
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