1. 项目概述期末复习的“存储器”攻坚战又到了期末翻开《计算机组成原理》的课本看到“存储器”这一章是不是感觉头大寄存器、Cache、主存、辅存层次一大堆SRAM、DRAM、ROM原理各不同还有地址映射、替换算法、写策略这些让人眼花缭乱的概念。别慌这篇文章就是为你准备的“存储器”章节深度复习指南。我不是在复述课本而是以一个经历过考试、做过项目、踩过坑的过来人身份帮你把零散的知识点串成线、织成网让你不仅记住更能理解。我们会从最根本的需求出发为什么计算机需要这么复杂的存储层次然后层层剥茧深入到每个层次的核心工作原理、关键参数计算以及那些考试必考、面试常问的典型问题。无论你是正在备考的学生还是希望巩固基础的技术爱好者跟着这份攻略走拿下“存储器”这块硬骨头。2. 存储系统层次结构理解计算机的“记忆宫殿”2.1 核心思想速度、容量与成本的权衡计算机存储系统的设计本质上是一个经典的工程权衡问题。我们理想中的存储器是速度像CPU寄存器一样快容量像硬盘一样大价格像内存条一样便宜。但现实是这三者构成了一个“不可能三角”。速度快的存储器如SRAM每比特成本高且由于结构复杂难以做成大容量容量大、成本低的存储器如硬盘速度又慢得令人发指。于是聪明的计算机架构师们想出了存储层次结构这个绝妙的方案。其核心思想是利用局部性原理。程序在执行时对存储器的访问并不是完全随机的而是倾向于在短时间内集中访问一小部分地址时间局部性或者访问相邻的地址空间局部性。基于此我们可以将最频繁访问的数据放在最快、最贵但容量最小的存储器中如Cache将不太频繁访问的数据放在稍慢、稍便宜但容量更大的存储器中如主存而将几乎不用的数据放在最慢、最便宜但容量巨大的存储器中如硬盘。这样从CPU的角度看它似乎拥有一个既快速又巨大的存储器而实际上是由多个不同特性的存储器协同工作实现的。这个层次结构通常表现为寄存器 - 高速缓存 - 主存储器 - 辅助存储器。越往上速度越快容量越小每比特成本越高越往下速度越慢容量越大每比特成本越低。注意理解层次结构的关键在于“缓存”思想。上一级存储是下一级存储的“缓存”。CPU找数据先看最快的L1 Cache没有未命中就去稍慢的L2 Cache再没有就去主存以此类推。命中率是衡量这个系统效率的生命线。2.2 各层次存储器详解与对比光有概念不够我们得具体看看每一层都是什么“材质”做的。寄存器位于CPU内部是存储体系的顶端。速度极快能与CPU时钟同步工作。但数量极少通常只有几十到几百个用于存放当前正在执行的指令和操作数。它由触发器构成属于静态存储。高速缓存通常也集成在CPU内部或非常靠近CPU。分为L1、L2、L3等多级。L1 Cache速度最快常分为指令Cache和数据Cache。Cache通常由SRAM构成。SRAM用6个晶体管存储1比特速度快、功耗低但结构复杂、占用面积大所以成本高、容量做不大通常KB到MB级。主存储器就是我们常说的内存RAM。由DRAM构成。DRAM利用电容上的电荷来存储信息一个晶体管加一个电容存1比特结构简单、集成度高所以容量可以做得很大GB级且成本低。但电容会漏电需要定期刷新Refresh来保持数据这导致了其速度比SRAM慢且存在刷新开销。辅助存储器如硬盘HDD、固态硬盘SSD、光盘等。它们的特点是非易失性断电后数据不丢失且容量巨大TB级成本极低。但速度与内存相比有数量级的差距。其中SSD基于闪存Flash Memory速度远快于机械硬盘正在逐渐成为主流。为了更直观我们用一个表格来对比存储层次典型器件易失性速度访问时间容量成本每字节作用寄存器触发器易失0.1-0.5 ns几十~几百B最高暂存指令/数据高速缓存SRAM易失0.5-5 nsKB ~ MB很高缓存热点数据/指令主存DRAM易失50-100 nsGB低运行程序和数据的主要空间辅存HDD/SSD/光盘非易失5-10 ms / 50-100 μsTB最低永久存储程序和数据2.3 性能指标与计算那些必会的公式复习存储器离不开计算。以下是几个最核心的性能指标和公式务必掌握。存储容量存储器能存储的二进制信息总量。单位KB, MB, GB, TB。公式存储容量 存储单元个数 × 存储字长。举例一个存储器有 2^20 个存储单元每个单元字长为 16位2字节则总容量为 1M × 2B 2MB。存取时间从启动一次存储器操作到完成该操作所经历的时间记为Ta。对于主存就是发出读/写命令到数据被送入数据寄存器或从数据寄存器写回的时间。存储周期连续两次启动存储器操作所需的最小时间间隔记为Tm。通常Tm Ta因为一次操作后需要一定的恢复时间如DRAM的预充电时间。存储器带宽单位时间内存储器能传输的数据量单位通常是B/s或bps。它是衡量数据传输速率的关键。公式带宽 (数据总线宽度 / 8) × (1 / 存储周期)。或者更通用地带宽 每次传输的数据量 / 存储周期。举例存储周期为10ns数据总线宽度为64位8字节则带宽 8B / 10ns 800 MB/s。Cache命中率与平均访问时间这是存储层次结构性能的核心。命中率HCPU要访问的信息在Cache中的概率。失效率MM 1 - H。平均访问时间TaTa H × Tc (1 - H) × (Tm Tc)。这是一个简化模型其中Tc是Cache访问时间Tm是主存访问时间。更精确的模型可能包含访问Cache未命中后从主存取数据到Cache再从Cache到CPU的时间。加速比引入Cache后系统性能的提升倍数。加速比 无Cache时访问时间 / 有Cache时平均访问时间。理解这些指标并熟练运用公式是解决计算题的基础。接下来我们将进入最核心、最复杂的部分Cache的工作原理。3. 高速缓存核心原理与映射方式Cache是连接高速CPU和低速主存的桥梁它的设计直接决定了存储系统的效率。理解Cache关键是搞懂三个问题数据放在Cache的哪里映射、Cache满了怎么办替换、写数据时怎么办写策略。3.1 地址映射数据在Cache中的“门牌号”规则主存容量远大于Cache容量因此需要一套规则决定主存中的某个数据块可以放到Cache中的哪个位置。这就是地址映射。主要有三种方式3.1.1 直接映射这是最简单粗暴的规则。主存中的每一块只能被放到Cache中唯一确定的一个位置。规则Cache块号 主存块号 mod Cache总块数地址划分一个主存地址被划分为三部分标记Tag、索引Index、块内地址Offset。索引直接指出这个主存块应该放在Cache的哪一行组。索引字段的位数由Cache的行数决定2^索引位数 Cache行数。块内地址指出要访问的数据在该块内的具体位置。位数由块大小决定2^块内地址位数 块大小字节数。标记地址中剩下的高位部分。当主存块被调入Cache后其高位地址标记会存储在该Cache行的标记位中。用于比较以确认当前Cache行中的数据是否就是CPU要访问的那个主存块。优缺点优点硬件简单查找速度快。根据索引直接找到Cache行比较一次标记即可。缺点冲突率高。如果两个频繁访问的主存块恰好映射到同一个Cache行它们会互相“踢出”对方导致Cache频繁失效这种现象称为“抖动”。3.1.2 全相联映射最灵活的规则。主存中的任何一块可以放到Cache中的任意一个位置。规则没有索引字段。整个Cache像一个完全开放的空房间。地址划分只有两部分标记Tag和块内地址Offset。这里的标记是完整的主存块地址除了块内地址部分。查找过程CPU给出地址后需要将地址中的标记与Cache中所有行的标记同时进行比较并行比较看是否匹配。这需要昂贵的硬件相联存储器支持。优缺点优点冲突率最低空间利用率高。缺点硬件成本高比较电路复杂速度慢。Cache容量大时几乎不可实现。3.1.3 组相联映射直接映射和全相联映射的折中方案也是最常用的方案。规则将Cache分成若干组Set每组包含若干行Way。主存中的每一块可以映射到固定的一组中的任意一行。地址划分三部分标记Tag、组索引Set Index、块内地址Offset。组索引指出这个主存块应该映射到哪一组。标记用于在该组内区分具体是哪一个主存块。N路组相联每组有N行就称为N路组相联。例如2路组相联每组有2行。优缺点有效降低了直接映射的冲突率又比全相联映射的硬件实现简单。是性能和成本的优秀平衡点。实操心得理解映射方式最好的方法就是动手画图。假设一个很小的主存和Cache自己划分地址字段模拟几个块的映射过程。考试中给定了Cache总大小、块大小、映射方式让你划分地址字段这是必考题。记住公式Cache总行数 Cache总容量 / 块大小对于组相联组数 总行数 / 路数。索引和组索引的位数就是log2(行数或组数)。3.2 替换算法Cache客满时的“淘汰”策略当新的主存块需要调入Cache而它所映射到的组或行已经满了就需要淘汰一个旧的块。这就是替换算法。随机算法随机选择一行替换。实现简单但性能不稳定不可预测。先进先出选择最早调入Cache的行进行替换。实现简单用循环队列但可能淘汰掉经常访问的“老”热点数据。最近最少使用选择最长时间没有被访问过的行进行替换。这是最符合局部性原理的高效算法。但实现复杂需要记录每行的访问时间戳或维护一个访问顺序栈。在实际硬件中常用近似的LRU算法来降低开销。最不经常使用选择访问次数最少的行进行替换。需要为每行维护一个计数器实现也比较复杂且可能淘汰掉刚刚开始被频繁访问的新块。在选择题或简答题中通常会给你一个访问序列让你模拟Cache行为计算命中率并比较不同替换算法的效果。LRU在大多数情况下表现最好是重点。3.3 写策略如何维护Cache与主存的数据一致性当CPU要写入数据时如果数据在Cache中写命中如何处理如果不在Cache中写不命中又该如何处理这涉及Cache和主存数据的一致性问题。3.3.1 写命中策略写直达同时写入Cache和主存。优点是最简单能时刻保证主存数据是最新的。缺点是每次写操作都要访问慢速主存总线流量大速度慢。写回只写入Cache并在该Cache行被替换出去时才将其写回主存。为此需要在Cache行中增加一个“脏位”用来标记该行数据是否被修改过。优点是写操作速度快减少了总线流量。缺点是存在数据不一致的窗口期且替换时可能引发一次额外的写主存操作。3.3.2 写不命中策略写分配先将所写地址对应的主存块加载到Cache中然后再按写命中策略写直达或写回更新Cache。通常与写回策略搭配使用。非写分配直接写入主存而不将该块调入Cache。通常与写直达策略搭配使用。常见的组合是写回 写分配以及写直达 非写分配。前者侧重于减少写操作对主存的访问提升性能后者侧重于实现简单和一致性。4. 主存储器与DRAM技术剖析说完了Cache我们往下走一层看看主存。现代计算机的主存几乎全部由DRAM芯片构成。4.1 DRAM芯片的内部结构与时序一个DRAM芯片可以看作一个巨大的二维存储单元阵列。要访问一个单元需要先给出行地址激活整行然后再给出列地址从激活的行中选出特定列的数据。存取过程行选通将行地址送到地址线拉低RAS信号将整行数据读入芯片内部的行缓冲器。列选通将列地址送到地址线拉低CAS信号从行缓冲器中输出特定列的数据。预充电操作完成后需要对位线进行预充电为下一次访问做准备。关键时序参数tRCDRAS到CAS的延迟。行选通后需要等待多长时间才能发送列地址。CLCAS延迟。发送列地址后需要等待多长时间数据才能有效输出。tRP行预充电时间。关闭当前行准备打开新一行所需的时间。tRAS行激活时间。行选通后必须保持激活状态的最短时间。我们常说的DDR4-3200 CL22其中的3200是数据传输率MT/sCL22就是CAS延迟的时钟周期数。时序参数越小内存响应越快。4.2 内存模组从芯片到内存条单个DRAM芯片容量和位宽有限。为了组成计算机所需的64位数据总线宽度和GB级容量需要将多个芯片组装在一条内存模组上。位扩展用多个芯片并联增加数据位宽。例如用8个8位芯片并联得到一个64位的内存组。字扩展用多个芯片串联增加存储单元数量容量。通过片选信号来控制访问哪一组芯片。内存条将完成位扩展和字扩展的多个内存芯片焊接在一个PCB板上加上SPD等元件就构成了我们熟悉的内存条。4.3 主存与CPU的连接地址译码与扩展这是组成原理课中的经典设计题。题目通常会给出CPU的地址线、数据线宽度以及若干片特定容量的ROM和RAM芯片要求你设计连接电路画出逻辑图并指出每片芯片的地址范围。解题核心步骤确定地址空间根据CPU地址线位数算出可寻址的总空间大小。例如20根地址线可寻址 2^20 1M 个单元。芯片地址线计算根据芯片容量算出它需要多少根地址线。例如一个 8K×8位的芯片容量8K2^13需要13根地址线A0-A12。片选信号生成CPU的高位地址线A13-A19通过译码器如74LS138产生片选信号连接到各个芯片的片选端。这决定了每片芯片在CPU地址空间中的“地盘”。数据线连接所有芯片的数据线对应位并联到CPU的数据总线上。控制线连接读写控制信号连接到芯片的读写控制端。注意事项这里最容易出错的地方是地址范围的计算。一定要分清“芯片内部的地址线”和“CPU全局的地址线”。芯片地址线接CPU地址线的低位高位用于片选。计算某芯片的地址范围时将其片选信号有效的地址位组合固定下来低位从全0变到全1就是它的地址范围。多画图多验证。5. 辅助存储器与性能提升技术主存之下就是容量巨大的辅助存储器。这里我们主要关注磁盘。5.1 磁盘存储器性能计算磁盘的访问时间由三部分构成寻道时间Ts磁头移动到目标磁道所需的时间。这是一个机械运动最耗时。旋转延迟Tr盘片旋转使目标扇区转到磁头下方所需的时间。平均旋转延迟是磁盘旋转半圈的时间。平均Tr (1/2) × (60 / 转速) 秒。例如7200转/分的磁盘平均Tr ≈ 4.17ms。传输时间Tt从磁盘读出或向磁盘写入数据所需的时间。Tt 传输数据量 / 数据传输率。总平均访问时间 Ta Ts Tr Tt。优化磁盘性能核心就是减少寻道时间和旋转延迟。5.2 磁盘调度算法当操作系统有多个磁盘I/O请求时安排这些请求的服务顺序可以显著影响平均寻道时间。先来先服务按请求到达顺序服务。公平但性能差磁头可能来回移动。最短寻道时间优先优先服务离当前磁头位置最近的请求。能获得最短的平均寻道时间但可能导致“饥饿”现象边缘磁道的请求可能长期得不到服务。扫描算法磁头从磁盘一端开始向另一端移动沿途服务所有请求到达另一端后立即反向移动继续服务。像一个电梯故又称电梯算法。避免了饥饿但对最近扫描过的区域不公平。循环扫描算法SCAN算法的变种。磁头只单向移动如从内到外服务沿途请求到达另一端后立即快速返回起点重新开始。返回途中不服务请求。等待时间分布更均匀。这些算法需要结合磁头移动的柱面号序列进行计算比较平均寻道距离。SSTF和SCAN及其变种是重点。6. 虚拟存储器扩展主存的“魔法”主存容量有限而程序可能很大。虚拟存储器利用硬盘空间给每个进程提供了一个远大于物理主存的、连续的地址空间虚拟地址空间。6.1 页式存储管理这是现代操作系统最常用的方式。分页将进程的虚拟地址空间和物理主存空间都划分成固定大小的“页”。页表记录虚拟页号到物理页帧号的映射关系。每个进程都有一个页表由操作系统维护。地址转换CPU发出虚拟地址由内存管理单元自动拆分为虚拟页号和页内偏移。用虚拟页号查页表得到物理页帧号再拼接上页内偏移就得到了物理地址。快表页表存放在主存中每次地址转换都需要访问一次主存速度太慢。因此在CPU芯片内设置了TLB它是一个高速相联存储器缓存了最近使用过的页表项。地址转换时先查TLB快表命中则直接获得物理页帧号未命中才去查主存中的慢表并更新TLB。虚拟存储器的实现使得程序员可以不用关心物理内存的实际大小和分配情况。Cache解决的是CPU与主存的速度矛盾而虚拟存储器解决的是主存容量与程序大小的矛盾。7. 典型真题与疑难解析理论懂了还得会做题。这里解析几个经典题型。题型一Cache容量与地址划分计算题目一个32位地址的计算机Cache容量为64KB采用4路组相联映射块大小为32字节。请划分主存地址字段标记、组索引、块内地址各占多少位块内地址块大小32B2^5故块内地址占5位。Cache总行数64KB / 32B 2048行。组数4路组相联组数 总行数 / 路数 2048 / 4 512组。组索引512组2^9故组索引占9位。标记地址总位32位减去组索引9位和块内地址5位标记占 32 - 9 - 5 18位。 答案标记18位组索引9位块内地址5位。题型二Cache命中率与平均访问时间计算题目已知Cache访问周期为10ns主存访问周期为100ns。CPU执行一段程序共访问存储器2000次其中180次未命中Cache。分别计算命中率、平均访问时间以及使用Cache后性能是不使用Cache时的多少倍命中率H命中次数 2000 - 180 1820。H 1820 / 2000 0.91。平均访问时间TaTa H × Tc (1-H) × Tm 0.91×10ns 0.09×100ns 9.1ns 9ns 18.1ns。加速比无Cache时访问时间 100ns。加速比 100ns / 18.1ns ≈ 5.52倍。题型三页式虚拟存储地址转换题目某系统页大小为4KB虚拟地址32位页表项大小为4字节。请问虚拟地址空间有多少页2^32 / 2^12 2^20 1M页。页内偏移占多少位4KB2^12故占12位。单级页表最大需要占用多少主存空间1M个页表项 × 4字节/项 4MB。若采用两级页表一级页表占10位二级页表占10位问一级页表有多少项2^10 1024项。每个二级页表有多少项2^10 1024项。复习存储器这一章切忌死记硬背。一定要抓住“层次化”和“缓存”这条主线把速度、容量、成本的矛盾以及由此衍生的各种映射、替换、写策略技术串联起来。多画图多计算把抽象的概念落实到具体的地址位、命中率和时间上。当你能够自己推导出地址划分能清晰描述一次Cache命中和未命中的完整流程时这一章你就真正学通了。考试和面试无非就是这些核心思想的变体和组合。
1. 项目概述期末复习的“存储器”攻坚战又到了期末翻开《计算机组成原理》的课本看到“存储器”这一章是不是感觉头大寄存器、Cache、主存、辅存层次一大堆SRAM、DRAM、ROM原理各不同还有地址映射、替换算法、写策略这些让人眼花缭乱的概念。别慌这篇文章就是为你准备的“存储器”章节深度复习指南。我不是在复述课本而是以一个经历过考试、做过项目、踩过坑的过来人身份帮你把零散的知识点串成线、织成网让你不仅记住更能理解。我们会从最根本的需求出发为什么计算机需要这么复杂的存储层次然后层层剥茧深入到每个层次的核心工作原理、关键参数计算以及那些考试必考、面试常问的典型问题。无论你是正在备考的学生还是希望巩固基础的技术爱好者跟着这份攻略走拿下“存储器”这块硬骨头。2. 存储系统层次结构理解计算机的“记忆宫殿”2.1 核心思想速度、容量与成本的权衡计算机存储系统的设计本质上是一个经典的工程权衡问题。我们理想中的存储器是速度像CPU寄存器一样快容量像硬盘一样大价格像内存条一样便宜。但现实是这三者构成了一个“不可能三角”。速度快的存储器如SRAM每比特成本高且由于结构复杂难以做成大容量容量大、成本低的存储器如硬盘速度又慢得令人发指。于是聪明的计算机架构师们想出了存储层次结构这个绝妙的方案。其核心思想是利用局部性原理。程序在执行时对存储器的访问并不是完全随机的而是倾向于在短时间内集中访问一小部分地址时间局部性或者访问相邻的地址空间局部性。基于此我们可以将最频繁访问的数据放在最快、最贵但容量最小的存储器中如Cache将不太频繁访问的数据放在稍慢、稍便宜但容量更大的存储器中如主存而将几乎不用的数据放在最慢、最便宜但容量巨大的存储器中如硬盘。这样从CPU的角度看它似乎拥有一个既快速又巨大的存储器而实际上是由多个不同特性的存储器协同工作实现的。这个层次结构通常表现为寄存器 - 高速缓存 - 主存储器 - 辅助存储器。越往上速度越快容量越小每比特成本越高越往下速度越慢容量越大每比特成本越低。注意理解层次结构的关键在于“缓存”思想。上一级存储是下一级存储的“缓存”。CPU找数据先看最快的L1 Cache没有未命中就去稍慢的L2 Cache再没有就去主存以此类推。命中率是衡量这个系统效率的生命线。2.2 各层次存储器详解与对比光有概念不够我们得具体看看每一层都是什么“材质”做的。寄存器位于CPU内部是存储体系的顶端。速度极快能与CPU时钟同步工作。但数量极少通常只有几十到几百个用于存放当前正在执行的指令和操作数。它由触发器构成属于静态存储。高速缓存通常也集成在CPU内部或非常靠近CPU。分为L1、L2、L3等多级。L1 Cache速度最快常分为指令Cache和数据Cache。Cache通常由SRAM构成。SRAM用6个晶体管存储1比特速度快、功耗低但结构复杂、占用面积大所以成本高、容量做不大通常KB到MB级。主存储器就是我们常说的内存RAM。由DRAM构成。DRAM利用电容上的电荷来存储信息一个晶体管加一个电容存1比特结构简单、集成度高所以容量可以做得很大GB级且成本低。但电容会漏电需要定期刷新Refresh来保持数据这导致了其速度比SRAM慢且存在刷新开销。辅助存储器如硬盘HDD、固态硬盘SSD、光盘等。它们的特点是非易失性断电后数据不丢失且容量巨大TB级成本极低。但速度与内存相比有数量级的差距。其中SSD基于闪存Flash Memory速度远快于机械硬盘正在逐渐成为主流。为了更直观我们用一个表格来对比存储层次典型器件易失性速度访问时间容量成本每字节作用寄存器触发器易失0.1-0.5 ns几十~几百B最高暂存指令/数据高速缓存SRAM易失0.5-5 nsKB ~ MB很高缓存热点数据/指令主存DRAM易失50-100 nsGB低运行程序和数据的主要空间辅存HDD/SSD/光盘非易失5-10 ms / 50-100 μsTB最低永久存储程序和数据2.3 性能指标与计算那些必会的公式复习存储器离不开计算。以下是几个最核心的性能指标和公式务必掌握。存储容量存储器能存储的二进制信息总量。单位KB, MB, GB, TB。公式存储容量 存储单元个数 × 存储字长。举例一个存储器有 2^20 个存储单元每个单元字长为 16位2字节则总容量为 1M × 2B 2MB。存取时间从启动一次存储器操作到完成该操作所经历的时间记为Ta。对于主存就是发出读/写命令到数据被送入数据寄存器或从数据寄存器写回的时间。存储周期连续两次启动存储器操作所需的最小时间间隔记为Tm。通常Tm Ta因为一次操作后需要一定的恢复时间如DRAM的预充电时间。存储器带宽单位时间内存储器能传输的数据量单位通常是B/s或bps。它是衡量数据传输速率的关键。公式带宽 (数据总线宽度 / 8) × (1 / 存储周期)。或者更通用地带宽 每次传输的数据量 / 存储周期。举例存储周期为10ns数据总线宽度为64位8字节则带宽 8B / 10ns 800 MB/s。Cache命中率与平均访问时间这是存储层次结构性能的核心。命中率HCPU要访问的信息在Cache中的概率。失效率MM 1 - H。平均访问时间TaTa H × Tc (1 - H) × (Tm Tc)。这是一个简化模型其中Tc是Cache访问时间Tm是主存访问时间。更精确的模型可能包含访问Cache未命中后从主存取数据到Cache再从Cache到CPU的时间。加速比引入Cache后系统性能的提升倍数。加速比 无Cache时访问时间 / 有Cache时平均访问时间。理解这些指标并熟练运用公式是解决计算题的基础。接下来我们将进入最核心、最复杂的部分Cache的工作原理。3. 高速缓存核心原理与映射方式Cache是连接高速CPU和低速主存的桥梁它的设计直接决定了存储系统的效率。理解Cache关键是搞懂三个问题数据放在Cache的哪里映射、Cache满了怎么办替换、写数据时怎么办写策略。3.1 地址映射数据在Cache中的“门牌号”规则主存容量远大于Cache容量因此需要一套规则决定主存中的某个数据块可以放到Cache中的哪个位置。这就是地址映射。主要有三种方式3.1.1 直接映射这是最简单粗暴的规则。主存中的每一块只能被放到Cache中唯一确定的一个位置。规则Cache块号 主存块号 mod Cache总块数地址划分一个主存地址被划分为三部分标记Tag、索引Index、块内地址Offset。索引直接指出这个主存块应该放在Cache的哪一行组。索引字段的位数由Cache的行数决定2^索引位数 Cache行数。块内地址指出要访问的数据在该块内的具体位置。位数由块大小决定2^块内地址位数 块大小字节数。标记地址中剩下的高位部分。当主存块被调入Cache后其高位地址标记会存储在该Cache行的标记位中。用于比较以确认当前Cache行中的数据是否就是CPU要访问的那个主存块。优缺点优点硬件简单查找速度快。根据索引直接找到Cache行比较一次标记即可。缺点冲突率高。如果两个频繁访问的主存块恰好映射到同一个Cache行它们会互相“踢出”对方导致Cache频繁失效这种现象称为“抖动”。3.1.2 全相联映射最灵活的规则。主存中的任何一块可以放到Cache中的任意一个位置。规则没有索引字段。整个Cache像一个完全开放的空房间。地址划分只有两部分标记Tag和块内地址Offset。这里的标记是完整的主存块地址除了块内地址部分。查找过程CPU给出地址后需要将地址中的标记与Cache中所有行的标记同时进行比较并行比较看是否匹配。这需要昂贵的硬件相联存储器支持。优缺点优点冲突率最低空间利用率高。缺点硬件成本高比较电路复杂速度慢。Cache容量大时几乎不可实现。3.1.3 组相联映射直接映射和全相联映射的折中方案也是最常用的方案。规则将Cache分成若干组Set每组包含若干行Way。主存中的每一块可以映射到固定的一组中的任意一行。地址划分三部分标记Tag、组索引Set Index、块内地址Offset。组索引指出这个主存块应该映射到哪一组。标记用于在该组内区分具体是哪一个主存块。N路组相联每组有N行就称为N路组相联。例如2路组相联每组有2行。优缺点有效降低了直接映射的冲突率又比全相联映射的硬件实现简单。是性能和成本的优秀平衡点。实操心得理解映射方式最好的方法就是动手画图。假设一个很小的主存和Cache自己划分地址字段模拟几个块的映射过程。考试中给定了Cache总大小、块大小、映射方式让你划分地址字段这是必考题。记住公式Cache总行数 Cache总容量 / 块大小对于组相联组数 总行数 / 路数。索引和组索引的位数就是log2(行数或组数)。3.2 替换算法Cache客满时的“淘汰”策略当新的主存块需要调入Cache而它所映射到的组或行已经满了就需要淘汰一个旧的块。这就是替换算法。随机算法随机选择一行替换。实现简单但性能不稳定不可预测。先进先出选择最早调入Cache的行进行替换。实现简单用循环队列但可能淘汰掉经常访问的“老”热点数据。最近最少使用选择最长时间没有被访问过的行进行替换。这是最符合局部性原理的高效算法。但实现复杂需要记录每行的访问时间戳或维护一个访问顺序栈。在实际硬件中常用近似的LRU算法来降低开销。最不经常使用选择访问次数最少的行进行替换。需要为每行维护一个计数器实现也比较复杂且可能淘汰掉刚刚开始被频繁访问的新块。在选择题或简答题中通常会给你一个访问序列让你模拟Cache行为计算命中率并比较不同替换算法的效果。LRU在大多数情况下表现最好是重点。3.3 写策略如何维护Cache与主存的数据一致性当CPU要写入数据时如果数据在Cache中写命中如何处理如果不在Cache中写不命中又该如何处理这涉及Cache和主存数据的一致性问题。3.3.1 写命中策略写直达同时写入Cache和主存。优点是最简单能时刻保证主存数据是最新的。缺点是每次写操作都要访问慢速主存总线流量大速度慢。写回只写入Cache并在该Cache行被替换出去时才将其写回主存。为此需要在Cache行中增加一个“脏位”用来标记该行数据是否被修改过。优点是写操作速度快减少了总线流量。缺点是存在数据不一致的窗口期且替换时可能引发一次额外的写主存操作。3.3.2 写不命中策略写分配先将所写地址对应的主存块加载到Cache中然后再按写命中策略写直达或写回更新Cache。通常与写回策略搭配使用。非写分配直接写入主存而不将该块调入Cache。通常与写直达策略搭配使用。常见的组合是写回 写分配以及写直达 非写分配。前者侧重于减少写操作对主存的访问提升性能后者侧重于实现简单和一致性。4. 主存储器与DRAM技术剖析说完了Cache我们往下走一层看看主存。现代计算机的主存几乎全部由DRAM芯片构成。4.1 DRAM芯片的内部结构与时序一个DRAM芯片可以看作一个巨大的二维存储单元阵列。要访问一个单元需要先给出行地址激活整行然后再给出列地址从激活的行中选出特定列的数据。存取过程行选通将行地址送到地址线拉低RAS信号将整行数据读入芯片内部的行缓冲器。列选通将列地址送到地址线拉低CAS信号从行缓冲器中输出特定列的数据。预充电操作完成后需要对位线进行预充电为下一次访问做准备。关键时序参数tRCDRAS到CAS的延迟。行选通后需要等待多长时间才能发送列地址。CLCAS延迟。发送列地址后需要等待多长时间数据才能有效输出。tRP行预充电时间。关闭当前行准备打开新一行所需的时间。tRAS行激活时间。行选通后必须保持激活状态的最短时间。我们常说的DDR4-3200 CL22其中的3200是数据传输率MT/sCL22就是CAS延迟的时钟周期数。时序参数越小内存响应越快。4.2 内存模组从芯片到内存条单个DRAM芯片容量和位宽有限。为了组成计算机所需的64位数据总线宽度和GB级容量需要将多个芯片组装在一条内存模组上。位扩展用多个芯片并联增加数据位宽。例如用8个8位芯片并联得到一个64位的内存组。字扩展用多个芯片串联增加存储单元数量容量。通过片选信号来控制访问哪一组芯片。内存条将完成位扩展和字扩展的多个内存芯片焊接在一个PCB板上加上SPD等元件就构成了我们熟悉的内存条。4.3 主存与CPU的连接地址译码与扩展这是组成原理课中的经典设计题。题目通常会给出CPU的地址线、数据线宽度以及若干片特定容量的ROM和RAM芯片要求你设计连接电路画出逻辑图并指出每片芯片的地址范围。解题核心步骤确定地址空间根据CPU地址线位数算出可寻址的总空间大小。例如20根地址线可寻址 2^20 1M 个单元。芯片地址线计算根据芯片容量算出它需要多少根地址线。例如一个 8K×8位的芯片容量8K2^13需要13根地址线A0-A12。片选信号生成CPU的高位地址线A13-A19通过译码器如74LS138产生片选信号连接到各个芯片的片选端。这决定了每片芯片在CPU地址空间中的“地盘”。数据线连接所有芯片的数据线对应位并联到CPU的数据总线上。控制线连接读写控制信号连接到芯片的读写控制端。注意事项这里最容易出错的地方是地址范围的计算。一定要分清“芯片内部的地址线”和“CPU全局的地址线”。芯片地址线接CPU地址线的低位高位用于片选。计算某芯片的地址范围时将其片选信号有效的地址位组合固定下来低位从全0变到全1就是它的地址范围。多画图多验证。5. 辅助存储器与性能提升技术主存之下就是容量巨大的辅助存储器。这里我们主要关注磁盘。5.1 磁盘存储器性能计算磁盘的访问时间由三部分构成寻道时间Ts磁头移动到目标磁道所需的时间。这是一个机械运动最耗时。旋转延迟Tr盘片旋转使目标扇区转到磁头下方所需的时间。平均旋转延迟是磁盘旋转半圈的时间。平均Tr (1/2) × (60 / 转速) 秒。例如7200转/分的磁盘平均Tr ≈ 4.17ms。传输时间Tt从磁盘读出或向磁盘写入数据所需的时间。Tt 传输数据量 / 数据传输率。总平均访问时间 Ta Ts Tr Tt。优化磁盘性能核心就是减少寻道时间和旋转延迟。5.2 磁盘调度算法当操作系统有多个磁盘I/O请求时安排这些请求的服务顺序可以显著影响平均寻道时间。先来先服务按请求到达顺序服务。公平但性能差磁头可能来回移动。最短寻道时间优先优先服务离当前磁头位置最近的请求。能获得最短的平均寻道时间但可能导致“饥饿”现象边缘磁道的请求可能长期得不到服务。扫描算法磁头从磁盘一端开始向另一端移动沿途服务所有请求到达另一端后立即反向移动继续服务。像一个电梯故又称电梯算法。避免了饥饿但对最近扫描过的区域不公平。循环扫描算法SCAN算法的变种。磁头只单向移动如从内到外服务沿途请求到达另一端后立即快速返回起点重新开始。返回途中不服务请求。等待时间分布更均匀。这些算法需要结合磁头移动的柱面号序列进行计算比较平均寻道距离。SSTF和SCAN及其变种是重点。6. 虚拟存储器扩展主存的“魔法”主存容量有限而程序可能很大。虚拟存储器利用硬盘空间给每个进程提供了一个远大于物理主存的、连续的地址空间虚拟地址空间。6.1 页式存储管理这是现代操作系统最常用的方式。分页将进程的虚拟地址空间和物理主存空间都划分成固定大小的“页”。页表记录虚拟页号到物理页帧号的映射关系。每个进程都有一个页表由操作系统维护。地址转换CPU发出虚拟地址由内存管理单元自动拆分为虚拟页号和页内偏移。用虚拟页号查页表得到物理页帧号再拼接上页内偏移就得到了物理地址。快表页表存放在主存中每次地址转换都需要访问一次主存速度太慢。因此在CPU芯片内设置了TLB它是一个高速相联存储器缓存了最近使用过的页表项。地址转换时先查TLB快表命中则直接获得物理页帧号未命中才去查主存中的慢表并更新TLB。虚拟存储器的实现使得程序员可以不用关心物理内存的实际大小和分配情况。Cache解决的是CPU与主存的速度矛盾而虚拟存储器解决的是主存容量与程序大小的矛盾。7. 典型真题与疑难解析理论懂了还得会做题。这里解析几个经典题型。题型一Cache容量与地址划分计算题目一个32位地址的计算机Cache容量为64KB采用4路组相联映射块大小为32字节。请划分主存地址字段标记、组索引、块内地址各占多少位块内地址块大小32B2^5故块内地址占5位。Cache总行数64KB / 32B 2048行。组数4路组相联组数 总行数 / 路数 2048 / 4 512组。组索引512组2^9故组索引占9位。标记地址总位32位减去组索引9位和块内地址5位标记占 32 - 9 - 5 18位。 答案标记18位组索引9位块内地址5位。题型二Cache命中率与平均访问时间计算题目已知Cache访问周期为10ns主存访问周期为100ns。CPU执行一段程序共访问存储器2000次其中180次未命中Cache。分别计算命中率、平均访问时间以及使用Cache后性能是不使用Cache时的多少倍命中率H命中次数 2000 - 180 1820。H 1820 / 2000 0.91。平均访问时间TaTa H × Tc (1-H) × Tm 0.91×10ns 0.09×100ns 9.1ns 9ns 18.1ns。加速比无Cache时访问时间 100ns。加速比 100ns / 18.1ns ≈ 5.52倍。题型三页式虚拟存储地址转换题目某系统页大小为4KB虚拟地址32位页表项大小为4字节。请问虚拟地址空间有多少页2^32 / 2^12 2^20 1M页。页内偏移占多少位4KB2^12故占12位。单级页表最大需要占用多少主存空间1M个页表项 × 4字节/项 4MB。若采用两级页表一级页表占10位二级页表占10位问一级页表有多少项2^10 1024项。每个二级页表有多少项2^10 1024项。复习存储器这一章切忌死记硬背。一定要抓住“层次化”和“缓存”这条主线把速度、容量、成本的矛盾以及由此衍生的各种映射、替换、写策略技术串联起来。多画图多计算把抽象的概念落实到具体的地址位、命中率和时间上。当你能够自己推导出地址划分能清晰描述一次Cache命中和未命中的完整流程时这一章你就真正学通了。考试和面试无非就是这些核心思想的变体和组合。
