Calibre DRC/LVS 验证原理与Runset深度解析-北京尧图网络

简介本资源是一份面向集成电路物理验证工程师与高校微电子专业学习者的Calibre DRC/LVS全流程实践总结材料聚焦Tape Out前关键验证环节系统梳理DRC设计规则检查、LVS版图与电路图比对及ERC电气规则检查的核心原理、标准流程与实操要点。资料以PDF形式呈现共1个文件大小704KB内容结构清晰首章概述Calibre工具定位、RVE结果反标机制、SVRF规则语法及寄生参数抽取能力第二章详述DRC数据准备、Runset文件五大模块运行设置/层次定义/层次运算/规则检查/选择控制并附带可直接参考的完整Rule File示例及逐行注释后续章节延伸覆盖LVS/ERC验证逻辑与共性流程。已有10577人学习下载适合初学者建立验证知识框架也便于工程师快速查阅Runset编写规范、典型错误定位方法与常见FLAG配置策略。1. Calibre DRC/LVS 验证不是“点一下就出报告”的黑匣子它是一套必须亲手拆解、逐层校准的物理验证流水线很多刚接手 Tape Out 前最后关卡的工程师第一反应是“Calibre 不就是装好就能跑的工具吗别人给个 rulefile我 calibre -drc 一下等 RVE 弹出来改错不就完了”——这种想法在真实流片项目里大概率会在 tape-out 前 48 小时触发一场血泪级翻车。我见过某跨平台系统项目因一条SIZE命令漏了OVERUNDER关键字导致阱边缘收缩逻辑失效DRC 报错数为 0但 LVS 却在电源网络上爆出 17 处隐性短路也见过某图像处理 Demo 的版图团队把PRECISION 1000和RESOLUTION 10错配成PRECISION 100结果所有 0.015μm 级别的 spacing 规则全部失敏Foundry 回退签核时直接拒收 GDS。Calibre 的本质不是自动纠错器而是一台高精度物理量具它不判断“对不对”只忠实地告诉你“在什么坐标、以什么几何关系、违反了哪条由 Foundry 定义的物理边界”。它解决的是 IC 物理实现层最硬的约束——光刻工艺窗口、刻蚀选择比、金属填充率、电迁移阈值。适合谁不是只会点 GUI 的新手而是能看懂.rule文件里每一行INT/EXT/ENC语义、能从drc_err.sum里定位到M1_6对应哪条规则、能在 RVE 中一眼分辨ABUT90是锐角交叠还是伪影的实战派。你不需要写 Verilog但必须像读电路图一样读 SVRF你不用调 PDK但得清楚LVS FILTER UNUSED MOS YES背后藏着多少寄生效应陷阱。这份总结材料就是帮你把 Calibre 从“神秘盒子”变成“可拆解、可调试、可复现”的验证工作台。2. Calibre DRC Runset 文件结构解析从路径定义到规则检查每一段都决定错误是否被真实捕获2.1 Runset 文件的五段式骨架为什么缺一不可Calibre DRC 的 Runset.rule文件不是脚本而是一份声明式物理约束说明书。它被解析为五个逻辑段落顺序执行任何一段缺失或错位都会导致验证结果失真甚至静默失败。这不是语法问题而是物理建模逻辑断裂。提示Runset 文件中//后的内容仅为注释Calibre 解析器完全忽略但实际工程中注释必须精确对应物理含义否则团队协作时极易误读。第一段是运行环境控制区定义数据入口与出口LAYOUT PATH /home/project/chip_top.gds LAYOUT PRIMARY chip_top LAYOUT SYSTEM GDSII DRC RESULTS DATABASE /home/project/drc_out/drc_results.db DRC SUMMARY REPORT /home/project/drc_out/drc_summary.rpt HIERLAYOUT PATH必须指向绝对路径且文件存在相对路径在 batch 模式下常因$PWD变化失效DRC RESULTS DATABASE路径需有写权限且目录必须提前创建Calibre 不自动建目录否则报错Cannot open database file但不中断流程后续 RVE 无法加载HIER关键字表示摘要报告按层次展开若省略则默认FLAT对超大规模设计会生成 GB 级文本拖慢分析。第二段是几何精度定义区这是所有规则检查的底层标尺PRECISION 1000 RESOLUTION 10 DRC CELL NAME YES CELL SPACE XFORMPRECISION是内部计算精度分母RESOLUTION是格点步长分子二者共同决定最小可分辨距离10/1000 0.01μm。若 Foundry PDK 要求0.005μm精度此处必须改为PRECISION 2000CELL SPACE XFORM表示子单元错误坐标映射到顶层时保留变换关系若漏写RVE 中点击错误会跳转到子单元原点而非实际位置改错效率归零。第三段是图层与连接定义区构建物理网络拓扑LAYER nwelli 1 LAYER ndiffi 2 LAYER pdiffi 3 TEXT LAYER 60 ATTACH 60 met1 CONNECT met1 poly1 BY cont CONNECT met1 ndiff BY contLAYER声明必须与 GDS 层号严格一致nwelli 1表示 GDS 层 1 数据被命名为nwelli若 PDK 中阱层实际在 GDS 层 42此处写错将导致所有阱相关规则如nw_chk1完全失效CONNECT定义电气连通性BY cont表示通过接触孔层连通若漏掉CONNECT met1 allnsub BY cont则nw_chk5中的STAMP nwell BY allnsub将无法识别 nwell 与衬底的连接关系误报大量“未连接阱”。第四段是层次运算区生成中间几何用于复杂规则fpoly poly1 INTERACT celisot poly poly1 NOT INTERACT celisot wmet1 WITH WIDTH met1 10INTERACT是重叠检测核心等价于布尔 ORNOT INTERACT即无重叠区域SIZE pcodei BY 0.15 OVERUNDER表示先放大 0.15μm 再缩小 0.15μm用于消除多边形锯齿干扰若写成SIZE pcodei BY 0.15 UNDEROVER先缩后放则实际是腐蚀操作会漏检边缘缺陷WITH WIDTH提取特定宽度图形wmet1变量后续可用于DRC SELECT CHECK wmet1_width_chk实现对宽金属的专项检查。第五段是规则检查区每条{}是一个独立可开关的验证单元nw_chk1 { nwell width must 2.5 INT nwelli 2.5 ABUT 90 SINGULAR REGION }后字符串是 RVE 中显示的错误描述必须清晰指向物理含义INT nwelli 2.5是核心检查INT表示内边对内边Internal即测量nwelli多边形自身最窄处ABUT 90和SINGULAR是关键修饰符ABUT 90过滤掉钝角交叠避免误报SINGULAR激活点-线、点-点接触检测若漏掉两个相邻但未真正连接的阱会逃过检查。2.2 从零手写一个可运行的 DRC Runset以 28nm 工艺 nwell 检查为例假设某高校流片项目采用 28nm PDK要求① nwell 最小宽度 2.5μm② 同电位 nwell 间距 ≥1.4μm③ 不同电位 nwell 间距 ≥4.0μm④ nwell 必须完全覆盖 nsub包边 ≥0.4μm。我们构建一个最小可行 Runsetnwell_check.rule不含冗余层和规则// 运行环境控制 LAYOUT PATH /home/university/tapeout/gds/chip_top.gds LAYOUT PRIMARY chip_top LAYOUT SYSTEM GDSII DRC MAXIMUM RESULTS 1000 DRC RESULTS DATABASE /home/university/tapeout/drc/nwell_db DRC SUMMARY REPORT /home/university/tapeout/drc/nwell_sum.rpt HIER // 几何精度 PRECISION 1000 RESOLUTION 10 DRC CELL NAME YES CELL SPACE XFORM FLAG OFFGRID YES FLAG SKEW YES FLAG ACUTE YES // 图层定义 LAYER nwelli 1 LAYER nsubi 2 LAYER met1 3 // 连接定义仅需 nwell-nsub 关系 CONNECT nwelli nsubi BY contact_layer // 层次运算为包边检查准备 nwell_ext SIZE nwelli BY 0.4 // 先扩大 0.4μm nsub_shrink SIZE nsubi BY -0.4 // 再缩小 0.4μm确保包边检测鲁棒 // 规则检查 // 规则1nwell 宽度检查 nw_width_chk { nwell minimum width 2.5um INT nwelli 2.5 ABUT 90 SINGULAR REGION } // 规则2同电位 nwell 间距假设所有 nwell 接同一 net nw_space_same_chk { nwell same-potential space 1.4um EXT nwelli 1.4 SQUARE // 输出为方形框便于 RVE 定位 CONNECT // 仅检查电气连通的 nwell 对 } // 规则3不同电位 nwell 间距需先定义电位分组此处简化为全局检查 nw_space_diff_chk { nwell different-potential space 4.0um EXT nwelli 4.0 NOT CONNECT // 排除已连通的 nwell } // 规则4nwell 包 nsub核心 nw_enc_nsub_chk { nwell must enclose nsub by 0.4um ENC nsubi nwelli 0.4 OUTSIDE ALSO // nsub 在 nwell 外也报错 ABUT 90 SINGULAR REGION }参数说明与逻辑解释ENC nsubi nwelli 0.4中ENC是 Enclosure内边对外边即nsubi边界到nwelli边界的最短距离 0.4表示包边不足 0.4μm 时报错OUTSIDE ALSO是关键它强制检查nsubi是否完全落在nwelli内部若nsubi有部分伸出nwelli此规则必报错所有规则末尾的ABUT 90和SINGULAR组合是防止多边形顶点抖动导致的误报这是 28nm 以下工艺的必备防护此 Runset 可直接用calibre -hier -drc nwell_check.rule运行无需额外配置。2.3 DRC 运行命令与环境变量为什么calibre -gui在服务器上必然失败Calibre 的命令行模式不是 GUI 的简化版而是生产环境唯一可靠入口。calibre -gui依赖 X11 图形转发在无桌面环境的 Linux 服务器如 EDA 云集群上执行会立即报错Cant open display且不输出任何有用日志。正确做法是全程使用 headless 模式。标准运行命令链# 1. 进入工作目录必须Calibre 会从当前目录解析相对路径 cd /home/university/tapeout/drc # 2. 执行 DRC-hier 启用层次化-64 启用 64 位内存-turbo 加速 calibre -hier -64 -turbo -drc nwell_check.rule 21 | tee drc_run.log # 3. 检查关键输出文件是否存在 ls -l drc_out/nwell_db drc_out/nwell_sum.rpt必须设置的环境变量写入~/.bashrc并source ~/.bashrc# Calibre 安装根目录根据实际路径修改 export MGC_HOME/tools/calibre/2023.3 # PDK 路径若 rulefile 中引用了 PDK 内置规则 export CALIBRE_PDK_PATH/pdk/28nm_ff # Java 路径Calibre RVE 依赖 Java必须匹配版本 export JAVA_HOME/tools/jdk/jdk1.8.0_291 export PATH$JAVA_HOME/bin:$PATH # 防止中文乱码Linux 终端常见问题 export LANGen_US.UTF-8失败排查关键点若calibre -hier -drc ...报错Cannot find rule file检查当前目录是否包含该文件且文件权限为644chmod 644 nwell_check.rule若日志中出现Error: Layer nwelli not found in layout确认 GDS 中层 1 数据存在且未被压缩GDSII 必须为 ASCII 或 BINARY不能是 GDSII.Z若drc_run.log中有Memory limit exceeded增加-64参数并确保服务器有 ≥32GB 内存或改用-flat模式牺牲层次信息换内存。3. Calibre LVS 流程深度拆解从 Verilog 到 SPICE 网表LVS 不是比对代码而是比对物理连接拓扑3.1 v2lvsVerilog 到 LVS 网表的转换不是翻译而是物理端口映射LVS 的本质是比对两个 SPICE 网表一个来自版图提取Layout Extracted Netlist一个来自电路设计Source Netlist。而 Source Netlist 很少是纯 SPICE更多是 Verilog 行为模型。v2lvs就是这座桥梁但它不是语法转换器而是基于物理引脚定义的端口绑定引擎。核心原理v2lvs读取 Verilog 子库.v中模块的端口声明如module inv (in, out, vdd, vss);再在 SPICE 子库.sp中查找同名模块并严格按端口顺序匹配引脚。若 Verilog 中inv端口为(A, Y, VDD, VSS)而 SPICE 中inv子网表端口为(IN, OUT, VCC, GND)则v2lvs会失败——除非用-map文件手动映射。典型命令与参数深意v2lvs \ -v top_design.v \ -o top_lvs.sp \ -s0 VSS \ -s1 VDD \ -sk \ -l std_cell.v \ -lsr std_cell.sp \ -lsp io_pad.v \ -lsp io_pad.sp \ -s tech_lib.sp-s0 VSS和-s1 VDD将 Verilog 中1b0和1b1驱动的 net 映射为VSS和VDD这是 ERC 检查的基础若漏设LVS POWER NAME将无法识别电源网络-sksupply keep允许多组电源/地如VDDA/VSSA和VDDD/VSSD若芯片有模拟/数字隔离域此参数必不可少-lsrvs-lsp-lsrpin range mode支持 Verilog 数组端口bus[31:0]-lsppin strict mode要求端口名完全一致混用时需确保子库兼容-s tech_lib.sp仅INCLUDE该文件不解析其内容用于提供工艺参数如 MOS 模型避免v2lvs过度解析导致内存溢出。血泪经验某图像处理 Demo 项目曾因-lsp误写为-lsr导致io_pad模块的PAD_IN[7:0]被错误展开为 8 个独立端口而 SPICE 子网表中仍是PAD_IN[7:0]单端口v2lvs输出网表中PAD_IN[0]到PAD_IN[7]全部悬空LVS 直接报Unconnected pins错误。修复只需将-lsr io_pad.sp改为-lsp io_pad.sp。3.2 LVS Runset 文件器件定义与属性容差决定“相同器件”如何被判定LVS Runset 的核心是DEVICE和TRACE PROPERTY语句它们定义了“什么算同一个器件”。这直接决定 LVS 是报Extra device还是Missing device。DEVICE 语句结构DEVICE MN(N) ngate tpoly tnsd tnsd bulk [0.5]MN(N)器件类型名MN和端口别名NN表示 NMOSngate tpoly tnsd tnsd bulk按 SPICE 网表端口顺序列出物理端口tnsd是源/漏端bulk是衬底[0.5]拐角因子Corner Factor用于补偿版图提取时多边形顶点偏移典型值 0.3~0.728nm 工艺建议 0.5。TRACE PROPERTY 语句容差才是关键TRACE PROPERTY MN(N) L L 0.1 TRACE PROPERTY MN(N) W W 0.1L L 0.1第一个L是器件属性沟道长度第二个L是提取网表中的属性名0.1是相对容差10%若版图提取出L0.22μmSPICE 网表中为L0.20μm则|0.22-0.20|/0.20 10%刚好通过若容差设为0.055%则失败。完整 LVS Runset 片段含关键容差// 电源/地定义 LVS POWER NAME ?VDD? ?vdd? ?VCC? ?vcc? LVS GROUND NAME ?GND? ?gnd? ?VSS? ?vss? // 器件定义 DEVICE MN(N) ngate tpoly tnsd tnsd bulk [0.5] DEVICE MP(P) pgate tpoly tpsd tpsd tnwell [0.5] DEVICE R(RW) bnwell tnsd tnsd [800] DEVICE C(CL) pccap cpo2 tpoly [0.72 0] // 属性容差必须 TRACE PROPERTY MN(N) L L 0.1 // L 容差 10% TRACE PROPERTY MN(N) W W 0.1 // W 容差 10% TRACE PROPERTY MP(P) L L 0.1 TRACE PROPERTY MP(P) W W 0.1 TRACE PROPERTY R(RW) R R 0.3 // 电阻值容差 30% TRACE PROPERTY C(CL) C C 0.3 // 电容值容差 30% // 过滤规则避免误报 LVS FILTER UNUSED MOS YES LVS FILTER UNUSED RESISTORS YES LVS FILTER UNUSEDC CAPACITORS YES LVS FILTER UNUSED OPTION AB RC RE RG YC O为什么LVS FILTER UNUSED OPTION AB RC RE RG YC O不可少AB过滤 G/S/D 三端短接的 MOS如 dummy deviceRC过滤两端短接的电阻如 test structureO重复过滤标记确保所有选项生效若漏掉版图中为测试添加的 dummy MOS 会被当作真实器件比对LVS 必报Extra device。3.3 LVS 运行全流程从版图提取到 ERC 检查每一步都可能埋雷LVS 不是单命令运行而是四阶段流水线阶段1版图网表提取必须显式执行calibre -lvs -hier -64 -turbo -extract chip_top.lvschip_top.lvs是 LVS Runset 文件此步生成chip_top.sp提取网表和chip_top.pex寄生参数若跳过LVS 将无 Layout Netlist 可比。阶段2LVS 核心比对calibre -lvs -hier -64 -turbo -run chip_top.lvs此步读取chip_top.sp和 Source Netlisttop_lvs.sp执行拓扑比对输出lvs.reportASCII 报告和lvs.resultsSVDB 数据库。阶段3ERC 电气规则检查常被忽略的致命环节在 Runset 中启用LVS SOFTCHK tnwell CONTACT LVS SOFTCHK bulk CONTACT ERC PATHCHK GROUND !POWER ERC PATHCHK POWER !GROUNDLVS SOFTCHK是软检查不终止 LVS但报错在lvs.report中ERC PATHCHK检查电源/地网络连通性GROUND !POWER表示“必须接地且不能连电源”若漏设短路将无法发现。阶段4RVE 结果分析calibre -rve lvs.resultsRVE 中View - By Check可筛选Extra device或Missing device点击错误RVE 自动在 Virtuoso 中高亮对应器件注意观察器件端口命名是否一致如版图中M1的D端连VDD而 SPICE 中M1的D端连VCC虽电气等效但 LVS 视为不同。避坑 / 常见问题 / 排查 / 注意现象LVS 报Extra device: MN1但版图中只有一个MN1SPICE 网表中也只有一个MN1。原因DEVICE MN(N)定义中端口顺序错误如将tnsd tnsd写成tnsd bulk导致版图提取的源/漏端与 SPICE 网表的端口不匹配LVS 认为这是另一个器件。解决用grep -A 5 MN1 chip_top.sp查看 SPICE 网表中MN1的端口顺序严格对齐DEVICE语句。现象lvs.report中Net name mismatch错误如net123vsnet_123。原因Verilog 中信号名含下划线而 PDK SPICE 子网表中为驼峰命名v2lvs未做标准化。解决在v2lvs命令中加-rename选项或在 Runset 中用LVS RENAME NET重映射LVS RENAME NET net_123 net123。现象RVE 中显示Missing device: C1但版图中有电容SPICE 中也有C1。原因DEVICE C(CL)定义中[0.72 0]的0表示忽略周长效应但版图提取时电容边缘有 fringing capacitanceTRACE PROPERTY C(CL) C C 0.3容差不足以覆盖。解决将DEVICE C(CL)改为[0.72 0.1]加入 0.1fF 周长系数或增大容差至0.5。现象calibre -lvs运行数小时后报Out of memory。原因LVS REDUCE PARALLEL MOS YES等优化未启用导致并联器件被展开为独立实例内存爆炸。解决在 Runset 中强制启用所有REDUCE选项并加-flat参数降维calibre -lvs -flat -run chip_top.lvs。现象lvs.report显示No devices matched所有器件均未比对成功。原因LAYOUT PRIMARY与SOURCE PRIMARY名称不一致或LAYOUT SYSTEM与SOURCE SYSTEM格式不匹配如 GDSII vs OASIS。解决用calibre -info chip_top.gds确认 GDS 顶层单元名用head -n 5 top_lvs.sp确认 SPICE 网表.SUBCKT名称二者必须完全相同。4. RVE 结果可视化与高效改错从坐标定位到批量修正RVE 是你的物理验证手术刀4.1 RVE 启动与布局工具集成为什么 Setup → Layout 必须手动配置RVEResults Viewing Environment不是独立软件而是 Calibre 的结果渲染引擎其威力完全依赖与版图工具如 Cadence Virtuoso的深度绑定。默认安装下RVE 不知道 Virtuoso 在哪必须手动配置。配置步骤以 Virtuoso 为例启动 RVEcalibre -rve drc_results.db菜单Setup → Layout在Layout Tool下拉框选Cadence VirtuosoCommand Line输入virtuoso -nograph -replay $CALIBRE_RVE_SCRIPTScript File指向 Calibre 安装目录下的calibre_rve_virtuoso.tcl路径如/tools/calibre/2023.3/share/tools/rve/virtuoso/calibre_rve_virtuoso.tcl点击OK保存。注意-replay参数让 Virtuoso 执行 RVE 生成的 Tcl 脚本$CALIBRE_RVE_SCRIPT是 RVE 自动设置的环境变量指向临时脚本。若Command Line写死路径如virtuoso -replay /tmp/rve.tcl则每次启动都需手动更新脚本路径极不可靠。验证配置成功在 RVE 中双击任意错误Virtuoso 应自动启动若未启动检查virtuoso是否在$PATH中并在版图窗口高亮错误位置坐标显示在 Virtuoso 状态栏。4.2 RVE 界面精读左侧树状图、右侧坐标、底部描述三者如何联动RVE 主界面分为三区理解其数据流是高效改错的前提左侧树状图Check Tree显示所有规则检查如nw_chk1,M1_2节点前图标含义✅ 绿色勾该规则无错误❌ 红色叉有错误数字为错误数⚠️ 黄色叹号SOFTCHK类警告点击节点右侧坐标区刷新为该规则的所有错误位置。右侧坐标区Result List每行是一个错误实例列包括ID错误唯一编号X/Y版图坐标单位 μm注意这是 GDS 坐标非 Virtuoso 的 DBULayer出错图层名如nwelliRule规则名如nw_chk1点击某行底部描述区显示该错误的详细几何关系如nwelli polygon #123 at (-12.45, 3.67) has width 2.32um 2.5um。底部描述区Result Detail显示 RVE 自动生成的错误解释这是最易被忽视的黄金信息。例如Error: EXT nwelli 1.4 between polygons #45 and #78. Distance 1.23um.这明确告诉你是多边形 45 和 78 之间的间距不足而非整个 nwell 区域。在 Virtuoso 中可直接Select → By Name输入poly_45定位避免盲目搜索。进阶技巧用 RVE 过滤器聚焦问题View → Filter Results可按Layer如只看met1、Rule如只看M1_6、Distance如只看0.5um的严重错误过滤File → Export Results导出 CSV用 Python 分析错误分布如pandas.read_csv(errors.csv).groupby(Layer).size()。4.3 从 RVE 到 Virtuoso 的精准跳转坐标转换与层级穿透的玄学RVE 点击错误后 Virtuoso 高亮看似自动实则经历三次坐标转换GDS 坐标 → DBU 坐标RVE 中X/Y是 μm 单位Virtuoso 使用 DBUDatabase Unit若 PDK 中1 DBU 0.001μm则(-12.45, 3.67)转为 DBU 是(-12450, 3670)Flat 坐标 → Hierarchical 坐标RVE 默认跳转到顶层但错误实际在子单元inv_123中。此时 Virtuoso 状态栏显示chip_top/inv_123若inv_123未打开需手动Open → Cell View视图缩放RVE 发送zoom to fit命令但若版图过大Virtuoso 可能只缩放到子单元级别需按z键二次缩放。血泪经验某跨平台系统项目因 Virtuoso 的display.drf中dbuPerUnit设置为1000即 1μm1000 DBU而 RVE 期望1μm1 DBU导致点击错误后 Virtuoso 跳转到(0,0)。修复方法在 Virtuoso 中Options → Display → Database Units设为1或在 RVE 的Setup → Layout中勾选Convert coordinates using DBU。批量修正技巧非 GUI当同一规则错误达数百个如M1_2金属面积不足手动改不现实。可用 Calibre 的calibre -batch模式# 生成修正脚本示例将所有 M1 面积不足处扩大 0.1μm calibre -batch -drc -fix m1_area_fix.rule drc_results.db其中m1_area_fix.rule包含// 扩大所有 M1 多边形 0.1μm SIZE met1 BY 0.1此脚本由 Calibre 自动应用到版图比人工快百倍。5. DRC/LVS 联合调试当 DRC 通过但 LVS 失败如何用 ERC 和寄生抽取反向定位物理缺陷5.1 DRC 通过 ≠ 物理正确ERC 检查是最后一道防线DRC 只管几何规则LVS 只管网表拓扑而 ERCElectrical Rule Checking检查电气完整性。三者必须全通过才能认为物理实现无缺陷。常见陷阱是DRC 报 0 错LVS 报Unconnected pin根源却是 ERC 未启用。必须启用的 ERC 检查项写入 LVS Runset// 电源/地短路检查致命 LVS SOFTCHK tnwell CONTACT LVS SOFTCHK bulk CONTACT // 网络连通性检查 ERC PATHCHK GROUND !POWER // 地网络不能连电源 ERC PATHCHK POWER !GROUNDERC PATHCHK !POWER !GROUND // 悬空网络非电源非地 ERC PATHCHK !LABELED p a hrefhttps://download.csdn.net/download/dfhao123/87411928 stylecolor:#ec7500;font-size:14px; 本文还有配套的精品资源点击获取 /a img altmenu-r.4af5f7ec.gif srchttps://csdnimg.cn/release/wenkucmsfe/public/img/menu-r.4af5f7ec.gif stylewidth:16px;margin-left:4px;vertical-align:text-bottom;cursor:text; /p

Calibre DRC/LVS 验证原理与Runset深度解析

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