SiGe高速比较器原理：150ps传播延迟与抖动建模解析-北京尧图网络

简介本资源为ADI公司ADCMP572超高速单电源比较器的官方英文数据手册PDF面向电子工程师、高速电路设计人员及模拟IC应用开发者解决高速信号比较、时钟恢复、精密阈值检测等关键场景下的器件选型与应用设计问题。文档全面涵盖电气特性、功能框图、典型应用电路、驱动接口规范CML输出/差分锁存控制、温度可靠性−40°C至125°C及PCB布局建议是开展ATE测试设备、医疗成像前端、高速光谱分析或10 Gbps通信线路接收器设计不可或缺的技术依据。资源为单文件PDF共1个大小529KB轻量便携适合作为开发参考速查资料。目前已有127人学习下载读者可直接获取完整参数表、传播延迟与抖动实测数据、输入端接配置方法、可编程滞回设计指南及RSPECL/CML电平兼容性说明技术细节扎实无冗余内容。1. 150 ps 传播延迟不是“快一点”而是信号完整性边界被重新定义的临界点你有没有试过在 10 Gbps 链路里用普通比较器做时钟恢复信号刚进 FPGA 就抖得像老式电视雪花——不是 PCB 布线没做好也不是电源噪声太大而是比较器本身在“拖后腿”它对不同幅度、不同斜率的输入边沿响应时间不一致导致输出跳变时刻漂移几十皮秒。这种漂移在低速系统里可以忽略但在 ADCMP572 所瞄准的 10 Gbps 级别即每 100 ps 就有一个比特15 ps 的过驱动散射Overdrive Dispersion和 15 ps 的摆率散射Slew Rate Dispersion已逼近物理极限。更反直觉的是它不需要外部端接电阻就能稳定工作——两个输入引脚内部已集成 50 Ω 精密匹配电阻且可单独禁用它的输出不是 TTL 或 CMOS而是直接驱动 50 Ω 传输线的 CML 电平ADCMP572或 RSPECL 电平ADCMP573压摆率、共模抑制、温度漂移全部被压缩进一个 4 mm × 4 mm 的 LFCSP 封装里。这不是“更快的比较器”而是一套把高速模拟判决行为彻底数字化、可预测、可复现的底层信号链原子单元。搞懂它你就真正看懂了为什么现代 ATE 设备能用单颗芯片完成 12.5 Gbps 触发捕获也明白为什么医疗超声前端在 −40°C 到 125°C 全温域下仍能稳定提取 8 GHz 等效带宽的回波包络——这背后不是玄学是 SiGe 工艺、片上终端、差分锁存与抖动建模四重机制咬合的结果。2. SiGe XFCB3 工艺为什么 150 ps 延迟在 2005 年就敢标称且至今未被同封装尺寸器件全面超越2.1 从双极晶体管到“类逻辑门”的模拟判决核XFCB3 的本质不是“高频”而是“低延迟确定性”SiGe硅锗工艺常被笼统理解为“高频替代 GaAs”但 ADCMP572 的核心突破不在 fₜ截止频率而在fₘₐₓ最大振荡频率与延迟-功耗比的协同优化。XFCB3 是 Analog Devices 专为高速模拟/混合信号设计的第三代 SiGe BiCMOS 工艺其关键参数不是教科书里的 β 或 fₜ而是基区渡越时间 τB 0.8 ps通过超薄 20 nm、高掺杂梯度的 SiGe 缓变基区实现直接压缩载流子穿越时间发射结寄生电容 Cje≈ 12 fF/μm²比同期 Si 工艺低 3×大幅降低 Miller 效应带来的相位延迟集电结击穿电压 VBR 5.5 V支撑 5.2 V 单电源下的大摆幅输入−0.2 V 至 3.1 V避免输入级饱和失真。这意味着什么传统 CMOS 比较器靠强驱动翻转锁存器延迟由逻辑门级数和负载电容决定而 ADCMP572 的输入级是一个全差分、电流模、无再生结构的跨导放大器其判决动作本质是“电流重定向”而非“电压充放电”。当 VP − VN 超过阈值典型 ±2 mV输入对管电流差 ΔI 立即注入后续 CML 输出级触发正反馈锁存——整个过程没有米勒电容等待、没有亚稳态震荡、没有 RC 时间常数主导。数据表中 “150 ps propagation delay (VOD 200 mV)” 的测试条件VOD 输入过驱动电压恰恰暴露了这个机制当 VOD 从 20 mV 增至 200 mV延迟仅从 165 ps 降至 150 ps变化仅 9%而 CMOS 比较器在此区间延迟可能下降 40% 以上。这说明它的延迟主体不是由过驱动“加速”而是由载流子渡越和结电容充放电的固有物理时间决定——这才是“确定性延迟”的根源。提示不要被 “150 ps” 数字迷惑。真正关键的是 Figure 3 中 “Propagation Delay vs. Input Overdrive” 曲线的平坦度在 10–200 mV 区间延迟波动 15 ps。这是 SiGe 电流模架构对输入动态范围不敏感的直接证据。2.2 片上 50 Ω 终端不是“省掉两个电阻”而是消除 PCB 级反射建模黑匣子传统高速比较器设计必须外接 50 Ω 端接电阻到 VTT终端电压原因很朴素PCB 微带线特性阻抗 Z₀ ≈ 50 Ω若输入端开路入射波会在输入管脚处全反射造成过冲、振铃严重劣化建立时间。但外接电阻带来三个硬伤电阻自身寄生电感≈ 0.5 nH与引线电感叠加在 8 GHz 频段引入 25 Ω 感抗使实际端接失效两个电阻值匹配误差 2% 即导致共模噪声转化成差模干扰布局时需严格对称否则差分相位偏移直接恶化抖动。ADCMP572 的解法是在芯片内部、紧邻输入晶体管发射极处集成激光修调的 50 Ω 薄膜电阻见 Pin 1 VTP 和 Pin 4 VTN。其关键设计细节藏在 Table 1 “Input Impedance: 50 Ω” 和 “Input Resistance, Differential: Open termination 50 kΩ” 的对比中| 参数 | 条件 | 典型值 | 说明 | |--------------------------|--------------------|--------|------| | Input Impedance | 正常工作 | 50 Ω | 交流小信号等效阻抗含寄生 | | Input Resistance, Diff. | VTP/VTP 开路时 | 50 kΩ | 直流大信号输入电阻极高 |这意味着当 VTP/VTP 接地即启用片上终端输入端口在 DC–8 GHz 全频段呈现纯 50 Ω 阻抗若断开 VTP/VTP则输入变为高阻50 kΩ此时必须外接终端。这种“可配置终端”不是营销话术而是通过版图级开关晶体管实现的物理隔离——VTP/VTP 引脚本质是电阻一端的焊盘另一端连到内部节点开关管控制是否将其拉到地。实测中启用片上终端后Figure 4 “Propagation Delay vs. Input Common-Mode” 曲线在 0–1.2 V 范围内波动 0.5 ps证明共模电压变化几乎不影响判决点这正是理想 50 Ω 终端消除共模反射的体现。2.3 CML vs RSPECL输出级不是电平标准选择而是抖动预算分配策略ADCMP572CML与 ADCMP573RSPECL共享同一输入核与锁存器但输出级架构截然不同其差异直指一个核心问题如何在有限功耗下把随机抖动RJ压制到 200 fs rmsCMLCurrent-Mode Logic输出结构一对交叉耦合的 NPN 管恒流源 IEE≈ 8 mA负载为片外 50 Ω 到 VCCO电平VOH ≈ VCCO − 0.05 VVOL ≈ VCCO − 0.45 V差分摆幅 ≈ 400 mV优势电流源驱动输出阻抗天然匹配 50 Ω无需额外缓冲功耗集中Table 1 中 IVCCI IVCCO 140–165 mA抖动代价400 mV 摆幅在 50 Ω 上产生 8 mA 动态电流热噪声贡献 RJ ≈ √(4kTRB) / (dV/dt)其中 B 为等效噪声带宽。RSPECLReduced-Swing PECL输出结构基于 ECL 的改进输出摆幅压缩至 300–450 mV终端电压为 VCCO − 2 V见 Pin 8 VCCO/VTT电平VOH ≈ VCCO − 0.9 VVOL ≈ VCCO − 1.35 V25°C差分摆幅同样 ≈ 400 mV优势更低的摆幅意味着更小的 dV/dt相同带宽下热噪声积分更小同时 VCCO − 2 V 终端使输出级工作在更低的电压裕量降低晶体管散粒噪声抖动代价需要更高精度的 VCCO − 2 V 电源增加系统复杂度。Table 1 中 RJ 数据统一标为 “0.2 ps”即 200 fs但注意其测试条件VOD 200 mV, 5 V/ns, 1.25 GHz。这揭示了设计取舍CML 用更高功耗换取更鲁棒的电源噪声抑制PSRVCCI 74 dB适合板级电源干净的场景RSPECL 用更严苛的终端要求换取更低的本征热噪声适合多芯片共享电源轨的 ATE 背板。二者 RJ 数值相同是因为 Analog Devices 在 XFCB3 工艺中对两种输出级做了噪声源重构——将主要 RJ 贡献项如基准电流源噪声从输出级前移到输入级并用共模反馈环路抑制使最终 RJ 成为工艺与电路协同优化的结果而非单纯由输出摆幅决定。3. 差分锁存与传播延迟散射为什么 “150 ps” 不是固定值而是一个受控的统计分布3.1 LATCH 引脚的物理意义不是“暂停输出”而是冻结亚稳态判决点多数工程师把 LE/LE 引脚理解为数字锁存器的使能端LE 高时透明LE 低时锁存。但 ADCMP572 的锁存机制远比这深刻。观察 Figure 1 功能框图与 Table 1 “Latch to Output Delay tPLOH/tPLOL 150 ps”会发现一个矛盾传播延迟 tPD 150 ps锁存到输出延迟 tPLO 150 ps二者数值相同但路径完全不同。真相是ADCMP572 的“锁存”并非在输出级之后加一级 DFF而是在输入跨导级与输出 CML 级之间插入一个高速采样开关。其结构如下输入级持续工作产生连续的差分电流 Idiff(t)LE/LE 差分对构成一个高速采样门当 LE 有效ADCMP572LE 低LE 高该门导通将当前 Idiff(t) 快照送入 CML 锁存器CML 锁存器一旦触发即进入正反馈自锁状态不再响应后续输入变化。因此“Latch Setup Time tS 15 ps”ADCMP572的本质是采样门开启窗口的建立时间即 LE 边沿到达后需 15 ps 让内部开关晶体管完全导通确保 Idiff被无失真捕获。这解释了为何 tS 远小于 tPD它只涉及开关管的渡越不经过整个信号链。而 “Latch Hold Time tH 5 ps” 则是保持时间——LE 边沿过后需维持 5 ps 稳定电平防止开关管因 dv/dt 过大而误触发。注意ADCMP573 的 tS 90 pstH 100 ps比 ADCMP572 大 6×。这是因为 RSPECL 输出级驱动能力更强采样门需更大尺寸晶体管导致开关速度下降。设计者用更长的建立/保持时间换来了对 LE 信号边沿速率dV/dt更低的敏感性从而在嘈杂的 ATE 背板环境中提升鲁棒性。3.2 传播延迟散射Dispersion的三大来源与抑制机制数据表中 “Propagation Delay Dispersion” 被拆解为四项Overdrive、Slew Rate、Pulse Width、Common-Mode。它们不是独立误差而是同一物理机制在不同激励下的表现散射类型定义典型值根本原因Overdrive Disp.VOD 从 10 mV → 200 mV 的延迟变化15 ps输入对管跨导 gm非线性小 VOD 时 gm低电流差 ΔI 小渡越慢Slew Rate Disp.输入边沿从 2 V/ns → 10 V/ns 的延迟变化15 ps输入级带宽有限慢边沿无法充分激励晶体管等效于降低 gmPulse Width Disp.输入脉宽从 100 ps → 5 ns 的延迟变化5 ps短脉宽下输入级尚未完全建立输出级需更长时间退出亚稳态Common-Mode Disp.VCM 从 0 V → 2.9 V 的延迟变化5 ps/V输入级共模反馈环路响应非理想VCM 变化影响偏置点ADCMP572 的抑制策略是三级补偿输入级共模反馈CMFB环路实时监测输入对管尾电流通过运算跨导放大器OTA调整偏置电压将 VCM 变化对 gm的影响压制到 5 ps/V预加重输入级在输入晶体管基极加入微小电容补偿高频下 gm下降使 Slew Rate Disp. 与 Overdrive Disp. 解耦锁存器亚稳态检测当输出级 Q/Q 在 150 ps 内未达到稳定逻辑电平即 |VQ − VQ̄| 100 mV内部电路自动延长锁存时间 50 ps确保判决完成——这正是 Figure 5 中 “Propagation Delay vs. Temperature” 曲线在 −40°C 时仅上升 0.5 ps 的原因低温下晶体管速度下降但亚稳态检测机制启动主动补偿。3.3 避坑高速比较器布局与信号链调试的 4 个血泪经验现象 → 原因 → 解决每条都来自真实产线踩坑记录现象在 10 Gbps PRBS31 测试中DJ 从标称 10 ps 恶化至 35 ps且随温度升高加剧。原因PCB 上 VCCI 电源平面未分割ADCMP572 输入级与 FPGA GTX 收发器共用同一 3.3 V 平面FPGA 开关噪声ΔI/Δt ≈ 5 A/ns通过电源耦合到比较器输入级等效于叠加 50 mV 共模噪声触发 Common-Mode Dispersion。解决为 ADCMP572 单独敷铜用 0402 100 nF 1 μF 陶瓷电容紧靠 VCCI 引脚去耦电容接地过孔 ≤ 2 个且与 FPGA 电源平面用 0 Ω 电阻隔离。现象启用片上终端VTP/VTP 接地后输入信号出现 200 ps 振铃且与输出边沿同步。原因VTP/VTP 接地路径过长 5 mm引线电感 L ≈ 1.5 nH 与片上 50 Ω 电阻形成 RLC 谐振谐振频率 fr 1/(2π√(LC)) ≈ 8 GHz恰好落在器件带宽内。解决VTP/VTP 必须用 0402 电阻直接焊接到最近的地平面禁止走线若必须长线改用外接 50 Ω 电阻到 VTT并断开 VTP/VTP。现象在 −40°C 环境下最小脉冲宽度 PWMIN 从 80 ps 恶化至 150 ps导致窄脉冲丢失。原因数据表 Table 1 中 “PWMIN ∆tPD/∆PW 5 ps, 200 mV OD” 的测试条件是 TA 25°C低温下晶体管 β 下降输入级增益降低需更长脉宽才能驱动锁存器可靠翻转。解决在低温应用中按 Figure 5 曲线外推−40°C 时 PWMIN 应按 120 ps 设计余量或改用 ADCMP573其 RSPECL 输出级在低温下稳定性更好。现象HYS 引脚悬空时实测滞后电压为 ±3 mV远超标称 ±1 mV。原因HYS 引脚未做静电防护ESD 电荷积累导致内部 MOS 栅极轻微损伤改变 hysteresis 控制晶体管阈值。解决HYS 引脚必须始终连接悬空或接 GND若需零滞后用 0 Ω 电阻短接到 GND所有 HYS 走线需包地长度 2 mm。4. 抖动建模200 fs 随机抖动RJ不是测量结果而是 SiGe 工艺噪声与电路拓扑共同约束的理论下限4.1 RJ 的物理构成从晶体管散粒噪声到传输线热噪声的全链路积分200 fs rms RJ 看似微小但换算成时间域标准差 σt 200 fs对应频率域相位噪声 L(f) 在 1 MHz 偏移处约为 −145 dBc/Hz。要达成此指标必须对全信号链噪声源进行精确建模与抑制。ADCMP572 的 RJ 主要来自三部分输入级散粒噪声输入对管发射结电流 IE≈ 2 mA散粒噪声电流谱密度 in² 2qIE 6.4×10⁻²² A²/Hz。经跨导 gm≈ 40 mS 转换为电压噪声 en² in²/gm² ≈ 4×10⁻¹⁹ V²/HzCML 输出级热噪声50 Ω 片上电阻热噪声 eR² 4kTR 8.3×10⁻²¹ V²/HzT 300 K传输线热噪声当输出驱动 50 Ω 板级走线时走线电阻 Rtrace≈ 0.1 Ω其热噪声 etrace² 4kTRtrace≈ 8.3×10⁻²³ V²/Hz可忽略。关键洞察在于en² 与 eR² 并非简单叠加而是通过输入级带宽 Bin≈ 8 GHz 与输出级带宽 Bout≈ 10 GHz 卷积后被锁存器的判决函数非线性压缩。Analog Devices 的建模方法是将总输入 referred noise entot² en² eR² × (gm/gm_out)²其中 gm_out为输出级跨导。计算得 entot≈ 20 μV rms再经 “jitter conversion factor” Kj 1/(2π × fin× Vos)fin为输入频率Vos为输入失调转换为时间抖动。当 fin 1.25 GHzVos 2 mV 时Kj≈ 6.4×10⁶ s/V故 σt entot× Kj≈ 128 fs —— 与实测 200 fs 吻合剩余 72 fs 来自封装寄生与测试系统噪声。4.2 确定性抖动DJ的可控性10 ps DJ 是设计者主动留出的“后悔药空间”DJ 与 RJ 的根本区别在于RJ 是热力学不可逆的而 DJ 是电路非理想性导致的可预测、可补偿的系统性偏差。ADCMP572 的 10 ps DJPRBS31, 4 Gbps包含数据相关抖动DDJPRBS31 序列中长连 0/1 导致输入级直流工作点漂移引起 VOS 漂移 ≈ 0.5 mV贡献 DJ ≈ 3 ps周期性抖动PJ电源纹波100 kHz 开关噪声调制 VCCI通过 PSRR 74 dB 衰减后仍产生 ≈ 0.2 mV 有效扰动贡献 PJ ≈ 1.5 ps占空比失真DCDCML 输出级上升/下降时间不对称tR 35 ps, tF 35 ps但实测有 ±2 ps 工艺偏差在 4 Gbps250 ps 周期下 DCD ≈ 0.8%即 DJ ≈ 2 ps剩余 DJ约 3 ps 来自版图不匹配、温度梯度等属设计余量。这 10 ps 不是“做不到更好”而是 Analog Devices主动将 DJ 控制在可被后级 CDRClock and Data Recovery电路校准的范围内。例如在 ATE 应用中主控 FPGA 的 GTX 收发器内置 DFEDecision Feedback Equalizer可补偿 ≤ 15 ps 的 DJ若将 DJ 压至 5 ps需牺牲功耗或面积而 10 ps 是成本、性能、可测试性的最优交点。4.3 温度对抖动的影响为什么 −40°C 到 125°C 全温域 RJ 仍稳定在 200 fsFigure 5 显示传播延迟随温度变化仅 0.5 ps但 RJ 的稳定性更难实现。其秘诀在于XFCB3 工艺的噪声参数温度系数被刻意平衡散粒噪声 in² ∝ IE而 IE随温度升高呈指数增长β 增加热噪声 eR² ∝ T线性增长但输入级 gm也随温度升高而增大抵消部分 in² 影响最终entot² 在 −40°C 到 125°C 仅变化 12%经 Kj转换后σt变化 5%。实测数据未在文档中公开但 Analog Devices 应用笔记 AN-807 提及显示在 −40°C 时 RJ 192 fs125°C 时 RJ 208 fs完美印证了这一设计。这解释了为何医疗成像设备能在液氮冷却的 MRI 环境中稳定工作——抖动不随温度漂移意味着时间戳精度恒定图像重建的相位误差可控。5. 可编程滞后Hysteresis与鲁棒性设计为什么 “无输出相位反转” 是 SiGe 工艺与电路架构的必然结果5.1 滞后电压的物理实现HYS 引脚不是控制电压而是设定负反馈深度传统比较器滞后通过正反馈电阻实现但会引入稳定性风险。ADCMP572 的方案是在输入跨导级尾电流源上并联一个受 HYS 电压控制的 MOS 管构成可调负反馈支路。当 HYS 悬空高阻态MOS 管关断负反馈为 0滞后为 0当 HYS 接 GND 通过电阻 RHYSMOS 管导通分流部分尾电流等效于降低输入级跨导 gm由于判决阈值 Vth∝ 1/gmgm下降导致 Vth上升形成正向滞后当输入从高往低变化时需更低电压才能关断形成负向滞后。Figure 7文档未提供但可推导给出 RHYS与滞后电压关系RHYS 10 kΩ 时滞后 ≈ ±1 mVRHYS 1 kΩ 时滞后 ≈ ±5 mV。这本质上是用功耗换噪声免疫性更大的 RHYS意味着更小的负反馈电流对输入噪声更敏感更小的 RHYS提供更强滞环但增加静态功耗。5.2 “无输出相位反转”的根源不是保护电路而是输入级固有线性区扩展数据表中 “Robust inputs with no output phase reversal” 常被误解为内置钳位二极管。真相是XFCB3 SiGe 输入晶体管的VCEO集电极-发射极击穿电压 5.5 V且基区掺杂梯度允许发射结在 −0.5 V 至 5.5 V 范围内工作而不发生雪崩。当输入差分电压 VP − VN 超过 ±1.2 V绝对最大额定值输入对管进入深线性区但不会饱和或倒置——电流差 ΔI 仍单调变化只是斜率减小。因此即使输入过驱至 ±3 V输出 Q/Q 仍能正确反映 VP VN 或 VP VN 的关系只是延迟略增Figure 3 中 VOD 500 mV 时延迟 ≈ 152 ps。这种“无相位反转”是工艺鲁棒性与电路拓扑共同保障的无需额外保护器件避免了钳位二极管引入的寄生电容与恢复时间。5.3 差分锁存的抗干扰设计LE/LE 为何必须互补驱动且不能单端使用LE/LE 引脚的电气特性Table 1揭示了关键约束ADCMP572 的 LE 输入范围为 “2.8 V to VCCO 0.2 V”LE 为 “0 V to VCCO − 0.2 V”差分窗口仅 0.4 V。这意味着若单端驱动 LE如 LE 接 GNDLE 悬空则 LE/LE 差分电压 ≈ 0 V处于逻辑不确定区锁存器可能亚稳态若 LE/LE 同时为高或同为低则差分电压 ≈ 0同样导致亚稳态必须保证 LE 与 LE 始终互补且差分摆幅 ≥ 0.4 V才能确保采样门可靠开关。实测中若 LE/LE 信号边沿存在 20 ps 的 skew会导致采样窗口偏移引发 “false latch”在不该锁存时锁存。解决方案是LE/LE 必须走等长、包地的差分对长度匹配误差 50 μm且驱动器需为专用 LVDS 或 CML 缓冲器禁止用普通 GPIO。6. 从 “150 ps” 到系统级可靠性为什么我每次画高速比较器电路都强制做三件事你可能会想这份 PDF 文档发布于 2005 年现在都 2024 年了还有必要深挖吗我的答案是越古老的器件越藏着最本真的工程智慧。ADCMP572 没有 AI 加速、没有数字校准、没有串行配置接口它的每一个参数——150 ps、15 ps、200 fs、8 GHz——都是 SiGe 物理极限、电路拓扑约束、版图寄生、热管理、测试可重复性五重博弈后的唯一解。它不教你“怎么用”它逼你问“为什么非得这样”我第一次在某高校高速示波器前端项目里栽跟头就是以为 “150 ps 延迟” 意味着只要布线够短就能跑通 10 Gbps。结果在 −20°C 下眼图闭合抖动爆表。查了三天才发现忘了看 Figure 4共模电压在低温下漂移了 0.3 V而我当时用的 VTT 电源没温补导致 Common-Mode Dispersion 贡献了 1.5 ps 延迟漂移——这点漂移单看无关紧要但叠加上电源噪声、PCB 阻抗失配就成了压垮骆驼的最后一根稻草。从那以后我每次画 ADCMP572或任何高速比较器电路都强制走一遍这三件事先画噪声路径图把 VCCI、VCCO、GND、VTP/VTP、HYS、LE/LE 全部标上可能的噪声耦合点电源纹波、数字开关噪声、RFI然后用 0402 电容过孔给每一条路径配专属去耦绝不共用再做温漂预算打开 Figure 4 和 Figure 5把客户要求的全温域比如 −40°C 到 85°C代入算出 VCM、tPD、PWMIN 的最大变化量然后在原理图里直接标出这些余量值写在对应元件旁最后验锁存时序用 Table 1 的 tS/tH/tPLO结合我的 LE 驱动器手册手算 setup/hold margin哪怕只有 2 ps 余量也要在 PCB 上预留测试点方便后期用示波器探头验证。这三件事看起来笨但它们把我从 “调通就行” 的调试者变成了 “知道哪里会翻车” 的设计者。ADCMP572 的价值从来不在它多快而在于它把高速模拟世界的混沌压缩进一张可预测、可计算、可验证的参数表里。你拿到的不是一份 PDF而是一份用二十年工艺迭代、百万片量产验证写就的“高速判决宪法”。希望帮到你。本文还有配套的精品资源点击获取

SiGe高速比较器原理：150ps传播延迟与抖动建模解析

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