Sigma-Delta ADC设计精要：噪声整形、过采样与数字抽取滤波器-北京尧图网络

简介这份PDF是西安电子科技大学微电子学与固体电子学专业的博士学位论文面向微电子、模拟集成电路设计方向的研究生与工程师系统讲解高性能sigma-delta ADC的设计方法。内容从MATLAB系统建模与仿真入手量化分析运放有限增益、带宽与摆率、时钟抖动、kT/C噪声等非理想因素并分别给出4阶单环1位调制器实测15.31位精度、93.9dB动态范围与改进型前馈MASH 2-2多位级联结构SNDR峰值80.9dB的完整设计涵盖数字抽取滤波器多级实现、DWA数字校正与版图布局要点。资源包仅含1个PDF文件大小约5.44MB适合按章节精读。目前已有261人学习可作为ADC系统建模、调制器参数选取与电路实现的一份较完整的参考范本。1. 一位量化器凭什么打赢多位sigma-delta ADC 的反直觉精度来源很多人第一次接触 sigma-delta ADC 时都会卡在同一个疑问上一个只输出 0 和 1 的 1 位量化器凭什么做到 15 位以上的有效精度直觉上量化台阶越细精度越高1 位量化器看起来粗糙得离谱。但真实芯片给出的数据是4 阶单环 1 位结构过采样率 64时钟 81.92MHz带宽 640kHz 内实测有效位数 15.31 位动态范围 93.9dB。答案不在量化器本身而在它前后两套机制——过采样把量化噪声摊到更宽的频带上噪声整形把带内噪声搬到高频数字抽取滤波器再把高频噪声连同信号带外的东西一起切掉。这三步合起来让一个粗糙的量化器换来了高精度。搞懂这条链路才能理解为什么 sigma-delta 的精度上限由调制器的噪声整形性能决定而不是由比较器位数决定。2. 噪声整形量化噪声为什么能被“搬”到带外2.1 从 STF 和 NTF 看环路的本质sigma-delta 调制器的全部行为可以压缩成两个传递函数信号传递函数 STF 和噪声传递函数 NTF。输入信号经过环路基本原样通过只附加少量延时而量化器引入的误差则被环路塑形。以最基础的一阶结构为例前馈通路一个积分器、一个量化器、反馈通路一个 1 位 DAC线性化后量化误差 e 注入量化器输入端输出可以写成Y(z) STF(z)·X(z) NTF(z)·E(z) STF(z) z^-1 NTF(z) 1 - z^-1NTF(z) 1 - z^-1在 z1即直流、低频处为零意味着带内量化噪声被强烈抑制在 z-1奈奎斯特频率处增益为 2噪声被放大。这就是噪声整形的数学本质不是消灭噪声而是重新分配噪声的频域分布。总量化噪声功率不变但带内占比被压到极低。阶数越高NTF 在低频处的零点阶数越高抑制越陡。4 阶单环的 NTF 大致是(1 - z^-1)^4形态带内噪声被压到与过采样率的 9 次方成反比量级。这解释了为什么论文里 4 阶结构配 64 倍过采样就能拿到 15 位量级的精度阶数和过采样率是两个可以互换的杠杆阶数每加一带内噪声抑制斜率加 20dB/decade而过采样率翻倍只带来约 9dB 的 SNR 改善对二阶以上结构。2.2 一位量化器的固有线性优势多位量化器能降低量化噪声、缓解积分器过载但代价是反馈 DAC 必须也是多位的而多位 DAC 的元件失配会直接注入非线性谐波失真随之而来。1 位 DAC 只有两个输出电平两个点必然落在一条直线上天然没有失配问题——这就是“固有线性”的含义。所以在线性度要求高的场合设计者宁愿用 1 位量化器把精度压力全部交给阶数和过采样率。论文中 4 阶单环 1 位方案正是这条路线牺牲一点稳定性裕度换取干净的谐波性能。2.3 稳定性高阶单环绕不开的条件稳定高阶单环不是无条件稳定的。环路前馈增益很大长时间输出的平均值逼近输入容易引发环路振荡。 Candy 在 1985 年的经典分析指出两个以上积分器的环路属于条件稳定必须靠仿真验证。工程上的常见做法是给 NTF 加零点优化把部分零点从直流挪开展平带内噪声、限制积分器输出摆幅、在系统建模阶段用大幅输入扫描确认稳定输入范围。这一步在 MATLAB 里做比在版图上返工便宜太多。3. 系统级设计从指标反推阶数、过采样率和各级增益3.1 用 MATLAB 建模把指标翻译成参数论文总结了一套完整流程先由过采样率、精度、动态性能要求确定调制器阶数再定前馈因子、反馈因子、积分器增益因子。这套流程的核心是把“我要 15 位、640kHz 带宽”翻译成“4 阶、OSR64、各级增益系数取某组值”。常见的实现思路是用 MATLAB 搭行为级模型用synthesizeNTF一类函数生成满足带内抑制要求的 NTF再反解出环路系数然后用正弦输入做 FFT 看 SNR/SNDR 是否达标。行为级模型跑通才轮到晶体管级。% 行为级验证的核心循环示意 OSR 64; % 过采样率 order 4; % 调制器阶数 ntf synthesizeNTF(order, OSR, 1); % 生成带零点优化的NTF % 用正弦输入驱动行为模型做FFT求带内SNR参数说明OSR决定噪声摊薄程度order决定整形斜率第三个参数控制 NTF 零点优化开关。改任何一个带内 SNR 都会变设计者就在这组参数里找满足指标且留有余量的组合。3.2 非理想因素的量化分析清单行为级模型只描述理想环路真实电路里一堆非理想因素会把性能拉下来。论文逐项做了量化分析这份清单基本就是这个领域的标准检查表非理想因素影响机制设计对策方向运放有限直流增益积分器泄漏NTF 零点偏移带内噪声抬升增益留足裕度通常要求远大于 OSR有限单位增益带宽建立不完全残差进入下一周期按建立误差分配预算有限摆率大信号跳变时建立变慢按最大输入摆幅核算输出摆幅限制积分器饱和环路失稳系数缩放、限制输入范围开关非线性采样保持引入谐波自举开关、栅压自举时钟抖动采样时刻误差转化为噪声低抖动时钟、优化采样网络采样电容 kT/C 噪声热噪声底限制动态范围按动态范围反推最小电容每一项都要落到具体数值预算上比如 kT/C 噪声要求采样电容不能太小而电容大了运放负载重、带宽和功耗又吃紧——这就是模拟设计里典型的取舍闭环。3.3 从行为级到晶体管级的收敛判据行为级仿真预测的性能要留出裕度再进电路设计。常见做法是行为级做到指标之上若干 dB把非理想因素逐项加进去看性能掉多少掉到刚好达标的那组参数就是电路设计的输入约束。论文里 4 阶单环 1 位调制器最终在 1.8V 全差分、TSMC 0.18µm 工艺下实现芯片面积 1mm×2mm、功耗 56mW这个结果就是系统级预算逐项兑现后的产物。4. 数字抽取滤波器多级结构为什么能省下面积和功耗4.1 单级滤波器的运算量陷阱调制器输出是 81.92MHz 的 1 位码流要降到 1.28MHz 的奈奎斯特输出抽取比 64。如果用一个单级 FIR 直接完成滤波器阶数会非常高每一输出点都要对上万个输入样本做乘加运算量和存储量都不可接受。这是全数字 CMOS 实现抽取滤波器的核心难点面积和功耗。4.2 多级分解的运算量账本多级结构的思路是把一个大抽取比拆成几级小抽取比串联每级只处理当前采样率下的数据。经典组合是 CIC级联积分梳状滤波器打头做粗抽取后面接补偿滤波器和半带滤波器做细抽取。运算量差异可以用一个简化对比说明实现方式每输出点乘加量级存储需求适用性单级 FIR 直接抽取与总阶数同量级极高大不现实多级 CIC 半带级联逐级递减总量低一个量级以上小工程主流关键在于 CIC 滤波器不需要乘法器只用加减和寄存器特别适合第一级高采样率下的粗抽取等采样率降下来再用少量乘法器做通带补偿。论文给出的指标是通带波纹小于 0.01dB、阻带衰减 80dB、过渡带 640kHz~740kHz这组指标决定了各级滤波器的阶数分配。4.3 抽取到奈奎斯特率之后经过抽取滤波输出采样率降到奈奎斯特频率后续数字信号处理的运算量随之大幅下降。这一步的意义常被低估调制器把精度做出来了但如果输出还是 81.92MHz 的 1 位流后端 DSP 根本没法用。抽取滤波器是“把 1 位高速流翻译成多位低速样本”的翻译器它和调制器一样是系统精度的一部分——通带波纹和阻带衰减不达标前面调制器做得再好也白搭。5. 级联结构与多位 DAC 校正高速路线上的两个硬骨头5.1 MASH 2-2 与前馈低失真结构单环结构精度高但速度上不去宽带应用要换路线。论文针对 WLAN 场景提出改进型低失真结构前馈 MASH 2-2 多位 4b 4b 级联第二级加入反馈因子每级用 4 位量化器压低量化噪声。MASH 的思路是每级用低阶单环保证稳定第一级的量化误差送进第二级继续整形最后用数字抵消逻辑把第一级量化噪声消掉只留下被高阶整形过的末级噪声。前馈结构则让各级积分器只处理量化噪声、不处理信号降低了对运放摆幅和线性度的要求这就是“低失真”的由来。5.2 4 位 DAC 失配与 DWA 校正4 位量化器带来一个副作用反馈 DAC 也是 4 位15 个单元电容之间的失配会引入谐波。数字校正的主流手段是动态元件匹配 DEM其中数据权重平均 DWA 最简单实用。DWA 的核心是让 DAC 单元按指针轮转使用把失配误差从低频谐波搬移到高频再被后续滤波去掉。# DWA 指针轮转的简化逻辑 def dwa_select(code, n_units, ptr): # code: 当前需要选通的单元数0..n_units idx [(ptr i) % n_units for i in range(code)] ptr (ptr code) % n_units # 指针按本次用量推进 return idx, ptr参数说明code是当前量化器输出对应的选通单元数n_units是 DAC 总单元数4 位即 15 或 16ptr是轮转指针。每次选通从指针位置开始连续取指针按用量前进长期看每个单元被使用的次数趋于平均失配的一阶误差被调制到高频。代码后要说明的是DWA 对静态失配有效但对指针周期性引起的音调idle tone需要额外处理常见做法是加随机化或改进轮转算法。5.3 实测指标说明了什么该调制器在 0.18µm CMOS、1.8V 下工作采样频率 160MHz输入 -6dBFS1.25MHz 时 SNDR 峰值 80.9dB、SFDR 87dB、ENOB 13.15 位。对比单环 1 位方案的 15.31 位能看出两条路线的分工单环 1 位走精度MASH 多位走带宽。SFDR 87dB 说明 DWA 把 4 位 DAC 的失配谐波压住了否则这个数字会明显更差。6. 避坑与排查从仿真到流片最容易翻车的几处6.1 行为级达标、实测掉 10dB现象MATLAB 行为模型 SNR 漂亮流片回来一测差一大截。原因行为级没把运放有限增益和建立误差加进去或者加了但裕度不够。解决把非理想因素逐项参数化进模型每加一项记录性能损失最终电路指标按“行为级减去所有损失再留余量”来定。6.2 高阶单环在满幅输入下振荡现象小信号正常输入接近满幅时输出乱跳。原因高阶单环条件稳定积分器在大信号下饱和。解决系统级用大幅扫描确认稳定输入范围电路上限制积分器输出摆幅、合理缩放各级增益必要时牺牲一点动态范围换稳定裕度。6.3 多位 DAC 失配导致谐波抬升现象SFDR 明显低于预期频谱上出现固定谐波。原因DAC 单元失配未经校正或 DWA 指针周期与输入信号相关产生音调。解决确认 DWA 逻辑正确轮转检查指针更新时机与量化器输出的对齐必要时引入随机化打散周期性。6.4 数字噪声串进模拟部分现象模拟指标在数字电路开启后变差。原因数模混合芯片版图布局不当数字开关噪声通过衬底和电源耦合进模拟调制器。解决模拟与数字分区布局、独立电源域、保护环隔离采样时钟走线远离数字翻转节点。论文专门强调版图设计至关重要原因就在这里。6.5 抽取滤波器通带边缘不达标现象带内平坦度或过渡带指标差一点。原因CIC 的 sinc 滚降没做补偿或半带滤波器阶数分配不足。解决在 CIC 后加补偿滤波器修正通带下垂按过渡带宽度重新分配各级阶数用 MATLAB 的滤波器设计工具先验证级联响应再写 RTL。7. 设计取舍的思考精度、带宽、功耗三者只能选两个sigma-delta ADC 的设计本质上是在精度、带宽、功耗这个三角里做选择而且这个三角的边界由工艺和架构共同划定。单环 1 位结构把线性度做到极致代价是带宽窄MASH 多位结构把带宽做上去代价是 DAC 失配必须靠 DWA 这类数字校正兜底过采样率提高能换精度但采样频率一高运放带宽、时钟抖动、功耗全部跟着吃紧。论文里两款芯片恰好是这两条路线的对照样本4 阶单环 1 位在 640kHz 带宽内做到 15.31 位、56mWMASH 2-2 多位在 1.25MHz 信号下做到 13.15 位、160MHz 采样。没有哪个方案全面胜出只有哪个方案更贴合目标场景。我一般会这么理解这套设计方法的价值它把“凭经验调参数”变成了“按预算分配性能”。先定指标再用行为级模型反推阶数和过采样率然后把每一项非理想因素折算成 dB 损失最后电路设计只需要兑现这些预算。这套流程的可验证性在于任何一步的偏差都能在仿真里定位到具体模块而不是流片后对着频谱猜原因。从那以后我每次评估一个数据转换器方案都会先问三个问题噪声整形的阶数和过采样率怎么配、非理想因素的预算表在哪、数字校正覆盖了哪些失配源——这三问答不上来指标再好看也不敢信。这份博士论文把系统建模、非理想因素量化、两款芯片的完整设计与实测数据都摊开写了想深挖噪声整形系数怎么解、DWA 怎么落地、多级抽取滤波器怎么分配阶数原文的推导和电路细节值得逐章过一遍。希望帮到你。本文还有配套的精品资源点击获取

Sigma-Delta ADC设计精要：噪声整形、过采样与数字抽取滤波器

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