芯参谋(68):ADC模数转换器电路设计指南-北京尧图网络

先看清系统边界ADC 只是链路的一段把 ADC 的分辨率当成系统精度是最常见的误解真实精度由前端驱动、参考电压、时钟与 Layout 共同决定而且往往是前端拖后腿。1.1 器件本质采样保持量化ADC 先把输入电压采到采样电容上采样保持再与参考比较量化成码。采样瞬间会从输入端抽取电荷charge kickback如果前端不能在采样时间内把电压重新建立到所需精度就会产生误差与失真——这是 ADC 前端设计的第一性问题。ADC 的精度不是 ADC 一家的功劳前端驱动、参考电压与 Layout 各占三分之一传感器 / 信号源幅度与源阻抗决定前端设计驱动运放阻抗变换增益吸收采样反冲抗混叠 RC限带供电荷与建立时间折中ADC采样保持量化参考决定增益精度数字接口SPI / 并行时序与地噪声参考电压 VREF温漂即增益温漂参考精度直接决定增益精度一句话讲清信号链职责· 驱动运放负责「低阻快速补充采样电荷」抗混叠 RC 负责「限带供电荷储能」。· ADC 本身的 INL/DNL 只是误差的一部分参考电压的温漂与前端建立不足常常是更大的误差源。图 1 · ADC 前端信号链1.2 四类架构的边界架构分辨率 / 速率优势典型用途SAR8~18 bit / 100 k~5 MSPS功耗低、延迟确定、易用通用采集、电机控制、多通道ΔΣ (Sigma-Delta)16~24 bit / 几 k~几 MSPS精度极高、内置数字滤波精密测量、电能计量、音频Pipeline10~16 bit / 10~500 MSPS高速与中等精度兼得通信、视频、中频采样Flash6~8 bit / GSPS 级极高速示波器、雷达、光通信1.3 动手前定死的四个输入输入条件为什么重要没定死的后果信号带宽与最高频率决定采样率与抗混叠滤波混叠导致数据完全错误且难以发现目标有效精度ENOB 而非分辨率决定架构与前端设计标称 16 bit 实际只有 12 bit输入范围与类型单端/差分决定前端电路与共模处理共模超限导致削波或失真转换速率与通道切换方式决定驱动能力与建立时间首读偏差、采样率达不到经验法则先按「带宽有效精度」定架构慢速高精度选 ΔΣ中速通用选 SAR高速选 Pipeline。定完架构再回头设计前端——反过来做必然返工。2. 目标应用产品与方案优势凡是需要把物理量变成数字的地方都要 ADC工业、能源、电机、音频、医疗、通信。2.1 主要应用产品目标应用产品图谱终端产品 → 采集对象 → 典型规格档位工业传感器采集温度 / 压力 / 流量16~24 bit · ΔΣ电能计量电压电流同步采样16~24 bit · 多通道电机控制相电流与母线电压12~16 bit · 1~5 MSPS音频采集麦克风与线路输入16~24 bit · 高 SNR医疗仪器生物电信号16~24 bit · 低噪声通信设备中频与基带采样12~16 bit · 百 MSPS测试测量波形与精密测量16~18 bit · 高线性电池管理单体电压与电流12~16 bit · 多通道注档位为工程常见区间用于说明选型逻辑实际方案按产品规格与 datasheet 核算图 2 · ADC 应用图谱终端产品采集对象本器件承担的角色选型抓手工业传感器采集温度 / 压力 / 流量把缓变物理量数字化分辨率、温漂、噪声电能计量电压电流同步采样功率与电能计算多通道同步、线性度电机控制相电流与母线电压电流环与保护采样速率、延迟、同步采样音频设备麦克风与线路输入高动态采集SNR、THD、采样率医疗仪器生物电信号微弱信号低噪声采集噪声、CMRR、输入范围通信设备中频与基带高速数字化采样率、SFDR、抖动2.2 方案优势12~24 bit常见分辨率区间ΔΣ 可达 24 bit1 k~500 MS采样率区间按架构划分70~110 dBSNR 量级高精度型更高±1~4 LSBINL 量级决定直流线性度优势机理给产品带来的价值数字化接口直接输出码值简化后级处理与传输集成度高内置参考、PGA、多路开关减少外围器件与面积灵活可配速率与分辨率可切换同一硬件覆盖多场景成本跨度大从几元到上百元按需求精确选型2.3 场景适配与选型边界常见误用与边界把分辨率当成精度是最常见的坑16 bit ADC 在高频输入、参考漂移、前端建立不足的情况下有效位数可能只有 12 bit。另一个坑是忽略输入类型——差分输入 ADC 对共模电压有明确要求单端接法往往直接超限。结论ADC 的真实精度前端驱动能力 × 参考稳定性 × ADC 自身线性度取其中最短的那块板。3. 工作原理采样、量化与关键指标四个指标必须分清分辨率、精度、有效位数、线性度。3.1 静态指标DNL / INL / 失调 / 增益指标含义影响失调误差零输入时的码偏移可校准温漂部分难增益误差满量程斜率偏差可校准参考温漂部分难DNL相邻码宽度的偏差DNL −1 LSB 会丢码INL实际传输曲线偏离理想直线的最大值决定直流线性度不可校准3.2 动态指标SNR / THD / ENOB / SFDR指标含义典型关系SNR信号与噪声功率比理想 SNR ≈ 6.02·N 1.76 dBTHD谐波失真总量前端失真与 ADC 非线性SINAD信号与噪声失真比SINAD SNR 与 THD 的合成ENOB有效位数ENOB (SINAD − 1.76)/6.023.3 采样与混叠采样频率必须大于信号最高频率的两倍奈奎斯特否则带外信号会混叠进带内且混叠后的数据看起来完全正常——这是最难发现的错误。抗混叠滤波器不是可选项其截止频率按采样率与信号带宽共同决定。外围四件套驱动运放、抗混叠 RC、参考源与去耦、干净的数字接口VINBUF单位增益反馈R1C1抗混叠 RCADC采样保持量化差分 / 单端输入VREF 基准源低温漂就近去耦VREFMCU / FPGASPI 读取与时序两条硬纪律· RC 的电容既是抗混叠滤波也是采样瞬间给 ADC 供电荷的储能池取值必须同时满足滤波与建立两个约束。· 参考电压就是增益基准它的温漂直接等于增益温漂必须按 ppm/°C 级选型并就近去耦。图 3 · ADC 前端驱动与参考电路4. 关键外围电路的设计要点前端四件套驱动运放、抗混叠 RC、参考源、数字接口隔离。4.1 驱动运放与 RC 取值运放选择带宽 ≥ 5~10 倍采样环路带宽压摆率满足最大阶跃输入偏置电流与噪声按精度选。R 的作用隔离运放与采样电容保证运放稳定阻值过小则运放振荡过大则建立不足。C 的作用给采样瞬间供电荷通常 ≥ 20~50 倍采样电容同时构成抗混叠低通。取值流程先按抗混叠截止频率定 RC 乘积再按建立时间反推 R最后校核运放稳定性。4.2 参考电压考量要求原因温漂按精度预算选 ppm/°C参考温漂增益温漂噪声低噪声基准直接叠加到转换结果驱动能力必要时加缓冲运放部分 ADC 参考电流随码变化去耦紧贴参考引脚按 datasheet 选容值参考不稳会显著恶化 INL布局参考走线短而粗、远离数字线避免耦合噪声4.3 数字接口与时钟时钟抖动高速 ADC 的 SNR 上限由抖动决定SNRjitter ≈ −20·log(2π·fin·tj)。数字回流SPI 时钟与数据线的回流路径要可控避免穿越模拟区。串行电阻数字线上串 22~100 Ω 抑制过冲与振铃。前端建立不足是看不见的精度杀手运放带宽不够或 RC 时间常数过大时采样电容在采样窗口内没充到位表现为增益误差失真且随采样率升高而恶化。典型症状低速采样时精度正常一提高采样率精度就掉。5. 典型应用电路与元件取值以 16 bit SAR ADC、100 kSPS、0~5 V 单端输入为例给出取值流程。5.1 元件取值依据元件作用取值要点驱动运放低阻驱动与增益带宽 ≥10 MHz、压摆率 ≥10 V/µs、低噪声R1隔离与限流10~50 Ω与 C1 共同决定截止频率并保证运放稳定C1供电荷抗混叠≥20~50 倍采样电容典型 1~10 nF选 C0G 或薄膜以保线性VREF转换基准温漂 ≤10 ppm/°C16 bit 要求带缓冲输出参考去耦稳定参考按 datasheet 选常为 1~10 µF 100 nF 组合数字串阻抑制振铃22~100 Ω靠近驱动端5.2 计算示例设 ADC 采样电容 20 pF、采样窗口 300 ns、16 bit 建立要求约 11 τC1 取 20 pF × 50 1 nFRC 时间常数 τ R1 × C1 需满足 11 τ 300 ns → R1 27 Ω取 20 Ω抗混叠截止频率 fc 1/(2π·20·1n) ≈ 8 MHz —— 对 100 kSPS 的采样率而言8 MHz 的带宽太宽抗混叠不足。解决办法在运放级再加一级低通有源滤波把带宽压到信号带宽的 2~5 倍RC 只负责供电荷与稳定运放——这两个功能必须分开靠一份 RC 兼顾两者往往两头不讨好。后续章节请下载「芯参谋」查看……篇幅原因, 还有10章· 详见芯参谋→方案设计打开路径解决方案应用市场分析 - 原理方案设计 - PMIC电源产品方案 - ADC模数转换器电路设计指南下载芯参谋免费查看完整报告相关报告 · 1网络摄像机(IPC)_市场分析市场应用分析芯驰SemiDrive_开发指南原理方案设计Charger_量产充电不良_量产排查调试解决方案分区错位_坏块跳过不一致_量产排查调试解决方案无线吸尘器(Cordless Vacuum)_市场分析市场应用分析相关报告 · 2血糖仪(Blood Glucose Meter)_市场分析市场应用分析DCDC_Buck_输出异常与啸叫_样机排查调试解决方案高级驾驶辅助系统(ADAS)_市场分析市场应用分析样机通过量产失败_差异对照清单调试解决方案XTX_存储器件跨RTOS移植速查原理方案设计

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