高速光互连中的光电融合设计：从联合仿真到电源完整性实战-北京尧图网络

半年前我在某自研高速光互连项目里撞上一个特别典型的问题电芯片链路的单独仿真眼图干净得像教科书里的示意图光调制器的相位响应单独测试也完全符合指标可一旦把两者放进同一个系统模型里联调眼图立刻塌成一片误码率高到没法看。后来排查了一个多月根子竟然出在电源平面上——数字芯片的开关噪声通过共享电源路径耦合进了调制器的偏置电路。这件事让我彻底理解了所谓光电融合设计到底是什么它不是把光器件和电芯片放到同一张版图上那么表面而是要打通电域、光域、封装、电源、热这几套设计方法论让它们在一个统一目标下协同收敛。这篇文章就以这次经历为主线把高速光互连中的光电融合设计原理、关键链路、落地流程和实战难点逐一展开适合正在做光模块、光引擎、交换系统的硬件工程师以及相关专业的研究生参考——尤其是那些跟当年的我一样被单测全过、联调崩盘折磨到怀疑人生的朋友。1. 为什么光电分离的老路在高速光互连时代走不通了1.1 速率升一倍、功耗升一倍电互连与光互连的剪刀差数据中心的东西向流量增速远快于南北向分布式训练和海量存储把服务器之间的带宽需求推到了前所未有的量级。交换芯片端口速率从100G以太网迈入400G正在向800G甚至1.6T进发光互连模块跟随每一代交换机同步迭代。但这里有个让人头疼的趋势功耗没有随速率平缓增长而是近似线性地往上冲。问题的核心在于过去几年我们一直在用更强的电处理来补偿不够好的光链路。每升一代速率DSP数字信号处理器的功耗和复杂度都同步膨胀。我见过某个模拟项目里的功耗拆解仅DSP一块就占了整个光链路预算的六成以上剩下的才分给激光器、调制器、TIA和辅助电路。这就形成了一把剪刀带宽需求往上走功耗预算却在系统层面被散热能力死死按住。数据中心机柜的供配电和散热条件不可能无限放宽单端口功耗如果翻倍整机功耗就是灾难。更麻烦的是这种趋势不可持续。速率从400G向800G推进时不少方案看起来只是把通道数从四路翻到八路但只要继续依赖DSP去擦干净链路上的各种损耗每路通道的功耗就是刚性的。等到单通道速率再往上提DSP要处理的均衡抽头数、时钟恢复难度、前向纠错开销都会进一步上涨速率翻倍、功耗近似翻倍就成了逃不掉的诅咒。1.2 可插拔模块的物理天花板DSP功耗、基板损耗、散热的三重锁链可插拔光模块做了这么多年其实已经逼近物理极限。第一重锁链是DSP功耗。模块面板尺寸固定端口密度提不上去每端口功耗却在往上走交换机面板的散热面积就那么多空气冷却能力有限到了1.6T时代传统可插拔方案的总功耗极有可能突破面板可承受的极限。第二重锁链是基板损耗。模块内部的分立器件通过金丝键合连起来每一个互连点都有寄生电容、寄生电感和阻抗不连续。当单通道速率到了200Gbps级通道内的损耗预算会被这些寄生参数吃掉一大半眼图在发端就带着一身伤出发到接收端几乎没法睁开。靠DSP硬性均衡可以做但功耗和时延又反过来拖后腿。第三重锁链是散热路径。可插拔模块的结构决定了热量要先通过模块壳体传导到面板再被系统风流带走这条路径的等效热阻很难再压缩。电芯片的发热密度逐年上升光芯片的激光器又对温度极为敏感两者挤在同一块小小的模块里热管理手段基本用尽。我见过一个实验数据在某个高密度端口插满的全负载场景下模块内部的光芯片温度比常温下高了快二十度激光器波长漂移后整条链路的误码率直接恶化一个数量级。这三重锁链环环相扣拧不开任何一环整体就走不动了。1.3 光电融合要解决的三个核心矛盾光电融合设计正是在这个背景下被推到台前。它要解决的第一件事是电域互连距离把光引擎从面板位置挪到交换芯片附近甚至直接封装到同一块基板上让高速电信号只在芯片到光引擎之间走极短距离绕开基板长走线的损耗。这个思路在业界有个名字叫共封装光学CPO本质不是把光模块做小而是把电信号的路程做短。第二件事是功耗。不再依赖DSP做大强度的均衡补偿而是通过提高光器件线性度和驱动器性能由SerDes直接驱动调制器把每比特能耗从几个pJ压缩到1pJ以下。这个方向的代价是光链路的整体线性度不能再有差不多的余地。第三件事是协同优化。电芯片的均衡器参数、驱动幅度、光调制器偏置点、探测器带宽这些过去属于不同团队、不同仿真工具、不同验收标准的参数现在必须在同一个优化循环里对齐。这也是我在项目中体会最深的一点所谓的融合首先是设计流程和团队协作方式的融合然后才是技术参数的融合。2. 把高速光互连链路拆开看发射端、接收端与调制格式的选择2.1 发射端激光器、调制器、Driver的三角关系发射端的核心路径是连续波激光器提供光载波调制器在电信号驱动下改变光的幅度或相位Driver负责把SerDes或DSP输出的电信号放大到调制器需要的幅度。这条路径上有三个关键参数决定了整个链路的性能上限调制器带宽、半波电压Vπ和插损。带宽决定它能跑多高的波特率Vπ决定Driver需要输出多高的摆幅插损则直接进入光链路预算损耗大了要么加光放大要么接受更差的信噪比。这三个参数彼此牵制举个例子调制器带宽做高了驱动电极的设计往往更复杂Vπ可能跟着变大Driver就得消耗更多电流去推更高的摆幅功耗和线性度一起承压。硅光马赫-曾德尔调制器MZM是目前最主流的发射端方案核心优点是CMOS兼容调制器、探测器、波导、分束器可以集成在硅光芯片上未来量产后成本摊薄能力很强。但硅光的调制效率不算高Vπ通常不低这意味着Driver端要提供较大摆幅。摆幅一大驱动器的非线性就藏不住PAM4信号的四个电平间距会变得不均匀这种情况下后续无论怎么调DSP都无法完全补偿。发射端的整体设计逻辑其实一句话就能概括在带宽够用的前提下尽可能压低Vπ、提升Driver线性度而不是盲目追高带宽。2.2 接收端PD灵敏度与TIA噪声的天平接收端看起来比发射端简单实际坑一点都不少。PD把光信号变成电流TIA把这个很小的电流线性放大成电压后续的CDR再恢复时钟和数据。PD的核心指标是响应度、暗电流和带宽TIA的核心指标是跨阻增益、输入等效噪声和带宽。高带宽下PD的寄生电容会限制TIA输入端的带宽。做一个带宽展平网络是惯用手法但展平网络带来的谐振峰一旦没调好就会变成眼图上的振铃。我调试时看过一个眼图符号间明显挂着过冲检查半天发现就是一个带宽展平电容的取值偏大了不到0.2pF谐振峰恰好怼在了信号主瓣的边沿上。这种问题在光电分离的设计流程里几乎不可能被发现因为PD和TIA的参数通常由不同供应商提供各自测试条件下都是达标的组合在一起就出问题。另一个容易被低估的是TIA输入等效噪声。光信号经过链路后很微弱如果PD的寄生电容和TIA输入电容匹配不好噪声会被放大灵敏度直接下降。接收端的灵敏度不是单纯看PD响应度而是要看PD与TIA作为一个整体时的等效噪声密度。设计时我会先把PD的等效电路模型和TIA的输入端联合仿真确认带宽和噪声同时达标再往后做系统级验证。2.3 调制格式之争PAM4为什么是当前主力调制格式选择本质上是在波特率和信噪比之间做交易。NRZ的每个符号只携带1bit信息信噪比要求低但波特率必须跟数据速率一样高PAM4把2bit信息塞进一个符号波特率减半但代价是信噪比要求大约要增加9.6dB同时必须保证四个电平间隔均匀——对链路线性度的要求因此变得异常苛刻。所以PAM4不是没有缺点而是短距光互连在功耗和带宽双重约束下的现实最优解。既然波特率降了电芯片和光器件的高速压力就能松一口气代价是信噪比和线性度全都变成需要严格管理的资源。到了更长距离的相干系统里QAM调制和偏振复用是常见选择但那套方案需要开销巨大的DSP短距场景直接照搬会得不偿失。这里顺便说一个容易混淆的点PAM4对链路非线性的敏感度远高于NRZ。同一段链路NRZ眼图看着还过得去换成PAM4就可能塌得很厉害。任何发射端的削波、调制器偏置点的压缩、接收端的增益压缩都会直接改变PAM4四个电平之间的间距。我在项目中反复跟团队强调看到PAM4眼图中间两个眼睛小不要先急着调均衡先排查工作点是不是被扰动到了非线性区。2.4 材料平台对比硅光、InP与薄膜铌酸锂的现实取舍材料路线的选择要落在具体应用场景上看没有绝对的优劣只有匹配度问题。硅光的强项是CMOS工艺兼容集成度高调制器、探测器、波导可以全部做在硅片上配合成熟工艺线规模上量之后成本潜力很大。短板是硅本身不发光激光器需要外置或通过晶圆键合集成增加了封装复杂度。InP平台能实现激光器、调制器、探测器甚至半导体光放大器的单片集成效率高、体积小但工艺复杂尺寸做大之后成本明显上升更适合高性能、小批量、尺寸敏感的场景。薄膜铌酸锂是最近热度上升很快的选项调制带宽高、半波电压低、线性度好尤其适合未来200G/lane以上对带宽和线性度要求双高的场景但眼下工艺成熟度和与硅光平台的无源器件集成能力还在爬坡。我自己的选型逻辑很朴素工程产品追求可制造性和成本优先硅光前瞻验证追求极限性能值得投入薄膜铌酸锂试错。两种路线并不冲突项目里可以先在硅光平台把系统设计流程跑通再在需要突破带宽上限的模块中换用薄膜铌酸锂调制器其余接收链路大多可以复用。3. 光电融合设计落地的四条主线联合仿真、封装选型、电源热协同、可制造性3.1 联合仿真闭环把电的S参数和光的传输函数放进同一个模型联合仿真的本质是不要各算各的。电磁场仿真工具负责提取封装基板和PCB走线的S参数光子学仿真工具负责给出波导、调制器、探测器的光学传输响应而真正决定系统眼图的是把这两类结果放进同一个电路级仿真器里和Driver、TIA、DSP的实际模型一起跑瞬态。操作上我习惯分三层做。第一层是静态验证只看各个模块的带宽、回波损耗是否满足预算这层相当于体检。第二层是信号质量验证在关键节点加PRBS激励跑眼图这一层会暴露出电反射、光非线性与码间干扰的叠加效应。第三层是统计验证把工艺角、温度、电源噪声全部扫一遍找出最差条件下哪一项参数最接近红线。很多团队做到第一层就宣布链路验证通过后面联调翻车就是这么来的。联合仿真还有一个容易被忽略的点光器件的模型必须同时包含等效电路模型和光学行为模型。只拿光学传输函数看不到输入阻抗不匹配造成的反射只拿等效电路看不到调制削波和非线性对PAM4电平的压缩。两者必须成对出现才能复现我在开头说的那种单测全过、联调崩盘的现象。3.2 封装方式就是高速性能的天花板从金丝键合到2.5D/3D封装方式直接决定高速信号能走多快而不失真。金丝键合是传统方案实现简单但每根键合线都有几十到上百pH的寄生电感在几十GHz频段会造成不可忽略的阻抗失配。倒装芯片靠凸点连接寄生大幅下降是目前高速光引擎的主流选择也是我建议大多数项目起步采用的方案。再往上走是2.5D硅转接板和3D堆叠这些方案能把光芯片和电芯片的物理距离压到几百微米但工艺成本也成倍上升。共封装光学CPO本质上就是把这种短互连思想普及到交换芯片这个层级。过去光引擎在面板交换SerDes信号要穿过一整个PCB面才到得了光模块现在把光引擎放在交换芯片旁边高速信号只在芯片封装内部走极短路径这对信号完整性是天大的利好但同时也把光器件的散热压力和电源噪声压力全部转移到了芯片封装内部。封装选型时一定要想清楚你是为了把速率推上更高一档还是为了把功耗降下来。不同目标对应的封装取舍完全不一样。3.3 电源完整性与热管理最容易在联调时才爆发的暗雷电源完整性与热管理是联调翻车的高发区。高速电芯片的开关电流频率成分很宽一旦电源分配网络PDN的谐振峰落在相关频段电源噪声就会沿着偏置网络进入调制器的工作点。调制器偏置点对非线性非常敏感工作点漂移几毫伏都会改变PAM4四个电平之间的间距。热方面更直接激光器波长随温度漂移调制器DC偏置也随温度变化TIA增益同样漂移。如果PDN设计和热设计是在两条线上各自推进的出来的系统一定会在某个温区无缘无故丢误码率——你说不清是光功率变了还是电噪声变大了最可怕的是这种问题在常温实验室里复现不出来。我的经验是PDN仿真一定带上封装模型和实际去耦电容的位置热仿真一定带上光芯片的真实发热源分布而不能只按常温均值估算。这两件事在项目时间表里必须提前否则就是拿整个联调周期去填坑。3.4 从设计到样片可制造性验证必须提前介入设计最后要落到可制造性上光引擎的耦合对准是最大的工艺风险。光纤与波导的耦合效率取决于对准公差机械贴片精度、封装应力、胶水固化收缩都会造成亚微米级别的偏移直接吃掉光链路预算。如果设计阶段没有把这些公差算进去就会出现仿真全过、样品直通率低的尴尬局面。这里要特别提一下封装应力。倒装芯片在贴装过程中基板和芯片之间的热失配应力会传到波导上引起模式失配和额外损耗。我们做过一次应力仿真发现某个角落的波导因为应力形变模式失配损耗要比设计值多出近1dB——这个量级足以让本来紧张的链路预算直接破产。所以可制造性验证不能等送样后才做而是在版图布局阶段就要给耦合区域留够冗余并做简化应力仿真确保公差叠加后的最坏情况仍然在指标内。4. 实战复盘一次PAM4光引擎联合仿真的完整定位过程4.1 症状单独验证全都通过系统眼图却塌了回到开头的场景。项目代号就不细说了是一款面向800G交换系统的光引擎方案PAM4格式。联调时的问题现象非常明确电芯片单独仿真时输出眼图张开度接近九成光调制器单独测传输函数带宽和半波电压都在预算内。可两者组成系统后在标准PRBS激励下跑出来的眼图顶部和底部的电平明显被压缩中间两个电平间距也不均匀总体张开度掉到六成以下。这个现象太典型了以至于我后来在内部复盘会上说只要遇到单模块都正常、合并就出问题不要再怀疑光器件的性能也不要急着加大均衡强度先查电源完整性再查工作点。因为PAM4眼图上下边缘同时被压缩这种对称性的变化通常意味着调制器工作点被推入非线性区而不是单纯的带宽不足。4.2 排查链路从封装互连到电源平面的逐级回退排查从逐级回退开始这是最笨但最有效的方法。第一步抓封装互连把电芯片到光调制器的S参数拿出来细看回波损耗在20GHz以上确实有劣化趋势但单独这个量级不足以造成这么明显的电平压缩。第二步把调制器模型里的偏置点扫一遍果然发现眼图的塌陷程度随偏置电压的扫描有强烈变化这就提示方向不在小信号带宽而在大信号工作点上。这时候才轮到电源上场。在PDN仿真结果里看到约2.1GHz处有一个明显的谐振峰对应板级去耦电容与封装寄生的串联谐振。有了这个线索把电芯片的开关电流模型注入PDN再与调制器偏置网络做耦合仿真出来的波形和故障现象高度吻合。整个排查链路就是这样从信号路径逐渐转移到电源路径过程中每一步都要记录排除理由不然很容易在几个可能性之间来回打转。4.3 根因确认电源谐振如何通过偏置电路扰动调制器工作点根因说白了不是普通的信号串扰而是电源路径上的共阻抗耦合。电芯片的开关噪声正好打在2.1GHz谐振峰上形成幅度相当大的电压纹波通过共享的电源平面传导到调制器偏置电路。偏置电路把这个噪声直接叠加到工作点上调制器在PAM4最外层高电平位置进入削波区于是眼图上下边缘被压缩中间两个电平间距也跟着不均匀。之所以单独模块测试都合格原因很简单单测时两个芯片没有共享同一块电源平面各吃各的电噪声无法传递。这也解释了为什么单独验证通过在光电融合的系统级设计里完全不作为放行标准——你必须把两个芯片放在同一个电源域里、同一个封装底下才看得到真实耦合路径。4.4 修复方案与事后总结的三条设计准则修复分两步走。第一步是短期的把调制器偏置改为独立电源域并在偏置网络上加RC低通隔离把谐振频段的噪声滤掉眼图张开度立刻回到85%左右。第二步是长期的重新设计PDN调整去耦电容的容值和放置位置把谐振峰从2.1GHz挪到远离工作频段的区域从根上消除共阻抗耦合的风险。经历过这一次之后我们内部立了三条规定后来一直贴在实验室白板上。第一凡是光引擎联调必须有光电联合模型一起跑眼图禁止以单模块指标作为放行依据。第二高灵敏度偏置电路必须独立电源域不允许跟数字核心共享平面宁可多浪费一点布局面积。第三PDN优化永远排在信号完整性优化之前电源不干净信号调得再好也会在某个角落翻车。这三条看着简单但每一条都是拿实际项目周期换来的教训。5. 未来两三年光电融合设计会走向哪里5.1 单通道200G与直驱架构线性度成为下一场硬仗按照行业路线图下一阶段是单通道200Gbps模块速率往1.6T甚至3.2T推进。到了200G/lane继续依赖DSP做重定时功耗上不可持续行业方向是转向直驱架构——SerDes输出的信号直接驱动光调制器省去DSP这一整块功耗。这个方向上光链路整体线性度成了决定成败的核心指标。调制器的线性工作区、驱动器的低失真高摆幅、接收端TIA的宽线性范围这些过去分散在各自参数表里的指标会被合并为同一个系统级指标来管理。直驱架构对光电融合设计提出了更高要求SerDes的均衡参数必须和调制器的偏置点联合优化任何微小的非线性失真都会直接转化成功率代价。过去DSP还能替你兜底现在它被省掉了前面的每一处设计瑕疵都会原封不动地出现在接收端。这正是光电融合设计从可选优化变成必要流程的根本原因。5.2 光功能往芯片里卷交换与计算的光电一体化光电融合的边界也在往更深层蔓延。交换层面波长路由和光交换如果能作为电交换的补充可以减少大量光电转换次数把数据中心的功耗再压下一截计算层面模拟光计算在特定算子上有潜在加速空间这种架构不再是把独立光模块塞进系统而是从系统架构定义阶段就让光参与功能划分。这几类探索的共同特征是它们都要求设计人员同时理解系统架构、电路实现和光器件的物理约束而不是先定好电架构再回头找光模块填坑。虽然这些方向都还在早期验证阶段但它们定义了光电融合更完整的含义光不是给电打工的外设而是与电平起平坐的一种实现维度。5.3 团队协作方式的换代复合型工程师怎么带最实际的挑战还是人。做高速互连的团队往往是电背景和光背景两拨人凑在一起设计语言、仿真工具、验收标准天然不一样。电工程师挂在嘴边的是S参数、眼图、抖动预算光工程师关心的是插损、消光比、啁啾参数。同一个问题两拨人会用完全不同的指标体系去描述项目里十有八九的矛盾不是态度问题而是知识背景造成的语言隔离。破局靠两条腿。一条是建立光电联合设计的内部评审机制让每个高速链路的关键设计都同时接受电域和光域的双重评审把跨领域的问题在设计阶段就暴露出来。另一条是刻意培养复合型工程师让做电的人系统补光波导与器件物理让做光的人补传输线与封装寄生。我们团队花了将近两年才勉强做到开会不用翻译但效果非常明显联调阶段的反复次数肉眼可见地减少了。我做光互连这几年越来越觉得所谓新纪元并不是哪一项技术突然出现而是设计方法论的集体换轨。高速光互连发展到今天电芯片和光芯片的物理距离在缩短设计上的距离更需要缩短。如果你也在做相关项目我的建议很简单尽早建立光电联合仿真模型先不追求模型多精细能跑通系统级眼图就行电源完整性永远排在信号完整性前面别把单测通过当成系统通过。做到这三点你大概率能避开我踩过的那些坑把精力真正花在把光互连的速度推到更新一档的事情上。

高速光互连中的光电融合设计：从联合仿真到电源完整性实战

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