手写单周期CPU：从指令集定义到Verilog实现全流程指南-北京尧图网络

简介湖南大学计算机组成与原理实验完整工程包面向计算机专业学生与硬件爱好者覆盖基本逻辑门、组合逻辑电路、存储器层次结构、微程序控制中央处理器及输入输出系统等核心实验内容。压缩包共一百三十六个文件约十六兆字节以Quartus工程与仿真文件为主含BDF电路设计、BSF符号、VWF仿真波形、RPT综合报告、DOC实验文档等并有TXT说明与QMSG辅助记录便于对照操作步骤与核对实验结果。已有四百五十八人浏览学习适合正在完成计组实验、需要参考完整方案与排错思路的同学。包内实验全部完成提供逻辑门与编码器译码器电路、RAM/ROM/Cache实验、中央处理器微程序设计与输入输出通信实现同时包含仿真波形和实验报告可直接参考或用于查漏补缺能有效缩减调试时间并加深对计算机硬件工作机制的理解。1. 需求背景为什么计算机组成与原理实验值得认真做一遍先讲一个我见过的场景某高校的计算机组成与原理实验课要求学生设计一颗能跑指令的CPU。大多数同学的选择是“参考学长的代码”把仿真波形截图一交完事。但我建议你换一种玩法——自己动手把指令集、单周期数据通路和Verilog实现过一遍。因为这门实验是你在本科阶段唯一一次从零搭建“一台能执行程序”的计算机的机会它比考卷上的填空更能讲清楚“程序是怎么变成电平的”。这套方案做的是从指令集定义开始到用Verilog实现单周期CPU再到写汇编程序、用自己写的汇编器生成机器码、在FPGA开发板上点亮LED验证最后给出答辨时的讲法。适合正在做计组实验、需要交完整设计报告或者想搞懂“整机是怎么跑起来的”的同学参考。它能把你从“抄完就忘”变成“讲得出门道”这份资源就是按这个标准整理的。2. 总体架构设计从指令集到硬件的四层拆解2.1 指令集选择不要贪多16条指令就够了设计CPU的第一步不是写代码而是定指令集。很多同学一上来就找MIPS全集指令表结果单周期数据通路画到一半就画不动了。我的建议是选一个MIPS子集大概覆盖R型、I型、J型三类总条数控制在16条以内。这样一个单周期CPU的数据通路是干净、可讲清楚的。通常我设计的实验指令集是这样的指令类型功能说明add / subR型寄存器加/减rd rs op rtand / or / xor / norR型逻辑运算位运算方便做演示范例sll / srlR型移位由shamt字段控制sltR型比较rd (rs rt) ? 1 : 0addi / andi / oriI型立即数运算立即数需符号扩展或零扩展lw / swI型访存唯一需要和存储器打交道的指令beq / bneI型分支相等/不等跳转jJ型无条件跳转直接跳转到目标地址这样选的逻辑是算术逻辑、访存、分支、跳转四类都覆盖了但每组只保留最核心的一条。加法和减法可以共用一套ALU逻辑andi支持立即数逻辑运算恰好能配合寄存器堆实现“置位/清零”这类常见操作这在后面的上板实验里经常用到省去专门设计MOV指令的麻烦。指令集定下来之后下一步还要做两件事编码规划和寻址方式约定。R型指令统一为 opcode(6位) rs(5位) rt(5位) rd(5位) shamt(5位) funct(6位)I型指令统一为 opcode(6位) rs(5位) rt(5位) imm(16位)J型指令统一为 opcode(6位) target(26位)。这个编码表要单独占一页它既是后面控制器真值表的来源也是验收时老师必问的内容。2.2 数据通路单周期方案的四个模块划分单周期CPU的意思是一条指令在一个时钟周期内完成取指、译码、执行、访存、写回。实现上就是把数据通路分成四个大块取指通路PC与指令存储器、译码通路寄存器堆与控制器、执行通路ALU、访存与写回通路数据存储器与写回选择器。我一般画数据通路图时采用习惯顺序先把PC放在最左边右边接指令存储器指令读出来之后一路送到控制器译码一路送到寄存器堆取操作数操作数和立即数进入ALUALU结果送到数据存储器地址线同时和数据存储器读出的数据一起进入写回多路选择器最终回到寄存器堆写口。再用一根箭头把PC的更新逻辑标出来标注“4”和“分支跳转地址”两个来源。模块职责如下PC模块保存当前指令地址每个时钟上升沿按“PC4”或跳转目标更新指令存储器按PC地址读出指令实验中用只读存储器模拟不参与写入寄存器堆RF32个32位寄存器两个读口一个写口支持异步读、同步写控制器根据opcode和funct生成全部控制信号是本设计的核心难点ALU支持8种运算由ALUOp和funct共同决定具体运算类型数据存储器仅lw/sw指令访问读写分开端口控制这种四模块划分的好处是你在写Verilog时可以一个模块一个文件去实现单文件行数可控仿真时出了bug也能通过信号名快速定位是哪个模块出了问题不用在300行的单文件里来回翻找。更重要的是这四层的划分逻辑与教材里的“数据通路图”一致写报告时直接对应答辨时也能顺着这条主线讲。2.3 控制信号设计一张真值表打通控制器控制器设计成功与否就看一张表——控制信号真值表。这是方案里最值得花时间的地方。我列的字段是RegDst、ALUSrc、MemtoReg、RegWrite、MemRead、MemWrite、Branch、Jump、ALUOp。其中ALUOp是两位编码具体运算送到ALU内部根据funct再细化。控制信号取值逻辑并不复杂算术逻辑类指令全部写回寄存器堆所以RegWrite有效addi/ori因为一个操作数来自立即数所以ALUSrc有效lw要把数据存储器读出的值写回寄存器所以MemtoReg有效sw不写寄存器但写存储器所以MemWrite有效beq/bne只在比较结果满足条件时更新PC所以Branch有效、RegWrite无效。但有一个常见失误很多同学会把bne当成“不相等则Branch有效”这在控制器上其实是一样的区别只在于比较器的输出取反后接入PC选择信号这个细节要在下一节专门处理。3. 单周期CPU实现核心模块的Verilog设计与联调3.1 寄存器堆与ALU先写好两个基础零件开始写Verilog时我建议顺序是寄存器堆 → ALU → 控制器 → 数据通路顶层。因为前两个模块不依赖控制器单独仿真就能验证能尽早把基础工程跑通后面再拼顶层时心里有底。寄存器堆摆在数据通路的中心两个读口用于取操作数一个写口用于写回。因为单周期CPU要求读口是异步的组合逻辑输出写口是同步的时钟上升沿写入。读口的异步特性决定了同一周期内读到的数据是上一拍写入的值这一拍写入的结果不能马上被下一拍读到。这个时序特性在仿真时极其容易踩坑我在第5章会专门讲。下面是寄存器堆的核心代码注释尽量详细module rf( input wire clk, input wire rst, // 复位把全部寄存器清零 input wire reg_write, // 写使能来自控制器 input wire [4:0] raddr_a, // 读口A地址来自指令rs字段 input wire [4:0] raddr_b, // 读口B地址来自指令rt字段 input wire [4:0] waddr, // 写口地址来自指令rd/rt字段 input wire [31:0] wdata, // 写数据来自ALU结果或存储器读出值 output wire [31:0] rdata_a, output wire [31:0] rdata_b ); reg [31:0] regs [31:0]; // 32个32位寄存器 integer i; always (posedge clk or posedge rst) begin if (rst) begin for (i 0; i 32; i i 1) regs[i] 32b0; end else if (reg_write) begin regs[waddr] wdata; end end // 异步读两个读口同时输出无需使能 assign rdata_a (raddr_a 5b0) ? 32b0 : regs[raddr_a]; assign rdata_b (raddr_b 5b0) ? 32b0 : regs[raddr_b]; endmodule读口为什么要单独处理0号寄存器因为MIPS规范约定$zero恒为0但如果偷懒不处理就有可能在写测试程序时不小心往0号寄存器写入非零值导致后续指令读到的数据全错这种bug查起来非常耗时间。把读口强制置0是成本最低的保护。ALU的实现相对直接一个组合逻辑块由alu_op(3位或4位)选择运算类型。这里有一个设计取舍控制器给出的ALUOp只有两位不足以表示8种运算所以要在ALU内部再根据funct字段细分。很多实验指导书会把ALU控制做到控制器里但这会让控制器真值表膨胀到二十多行我建议把“funct细分”放到ALU模块内部这样控制器只出两位ALUOp主表会干净很多。module alu( input wire [31:0] a, b, input wire [3:0] alu_op, // 4位ALU操作码由控制器功能扩展产生 output reg [31:0] result, output reg zero // 用于branch判断 ); always (*) begin case (alu_op) 4b0010: result a b; 4b0110: result a - b; 4b0000: result a b; 4b0001: result a | b; 4b0111: result (a b) ? 32b1 : 32b0; 4b0011: result a b[4:0]; 4b0100: result a b[4:0]; default: result 32b0; endcase end always (*) begin zero (result 32b0) ? 1b1 : 1b0; end endmodule这段代码里有一个细节zero标志用独立always块产生并且依赖result。这样写的好处是排版清晰综合工具也能正确识别组合逻辑。如果和result写在同一个always块里工具也能推出来但可读性差答辨时不好讲。ALUOp和alu_op的对应关系我在第4章讲汇编器时会再回过来补充因为测试程序需要配合确认加法、减法、逻辑运算的编码一致。3.2 控制器真值表到case语句的直接映射控制器就是一张查表核心工作是把opcode映射成控制信号。因为指令集只有16条直接写case就好不用引入微程序的状态机思路。我写控制器时会刻意控制代码行数保证每一个case分支只做赋值严禁在控制器里写任何运算逻辑。module controller( input wire [5:0] opcode, input wire [5:0] funct, output reg reg_dst, output reg alu_src, output reg mem_to_reg, output reg reg_write, output reg mem_write, output reg branch, output reg jump, output reg [1:0] alu_op ); always (*) begin // 默认全部无效避免产生latch {reg_dst, alu_src, mem_to_reg, reg_write, mem_write, branch, jump} 7b0; alu_op 2b00; case (opcode) 6b000000: begin // R型指令由funct细分 reg_write 1b1; reg_dst 1b1; alu_op 2b10; end 6b001000: begin // addi reg_write 1b1; alu_src 1b1; alu_op 2b00; end 6b001100: begin // andi reg_write 1b1; alu_src 1b1; alu_op 2b11; end 6b100011: begin // lw reg_write 1b1; alu_src 1b1; mem_to_reg 1b1; alu_op 2b00; end 6b101011: begin // sw alu_src 1b1; mem_write 1b1; alu_op 2b00; end 6b000100: begin // beq branch 1b1; alu_op 2b01; end 6b000101: begin // bne branch 1b1; alu_op 2b01; end 6b000010: begin // j jump 1b1; end default: begin // 未定义指令保持全部控制信号无效 end endcase end endmodule这段代码有一个容易忽略的点default分支不写任何赋值因为我在always块开头已经把全部信号设成了默认值。如果少了开头那一行初始化综合工具会报警告极可能在FPGA上直接综合出锁存器。很多同学的控制器莫名其妙的时序问题源头就是这里。控制器的关键是对“R型指令用funct细分”的处理。我们在ALU控制里用了一段组合逻辑把funct映射为4位运算码这一段代码等同于是控制器的延伸。通常我放在ALU模块内部但也可以放在控制器模块内。两种做法都不违背“控制路径与数据路径分离”的原则只要你在报告里说明白哪种是你采用的答辨时能自圆其说即可。我这里采取的是放在ALU内部控制器的alu_op只负责区分“运算大类”。3.3 顶层数据通路PC、指令存储器与数据存储器的连接顶层模块就是把上面几个零件像搭积木一样连起来。PC模块和指令存储器最值得注意因为指令存储器的实现方式决定了能否用十六进制机器码文件初始化。module top_cpu( input wire clk, input wire rst, output wire [31:0] debug_pc, output wire [31:0] debug_alu_result, output wire [31:0] debug_rdata_a ); wire [31:0] pc, pc_next, instr; wire [31:0] rdata_a, rdata_b, alu_result, mem_read_data, imm_ext, write_data; wire [4:0] waddr; wire reg_write, alu_src, mem_to_reg, mem_write, branch, jump; wire [1:0] alu_op; wire zero, branch_taken, pc_sel; // PC寄存器 reg [31:0] pc_reg; always (posedge clk or posedge rst) begin if (rst) pc_reg 32h00000000; else pc_reg pc_next; end assign pc pc_reg; // 指令存储器用分布式RAM实现读取组合逻辑 reg [31:0] instr_mem [0:63]; // 仅64条指令空间的实验量 initial begin $readmemh(instr.hex, instr_mem); // 从机器码文件加载 end assign instr instr_mem[pc[7:2]]; // 字寻址按32位对齐 // … 这里实例化rf、alu、controller、data_mem等模块 … endmodule这段代码是顶层中的核心片段。指令存储器用initial $readmemh加载机器码文件是仿真和上板两条路径都可以采用的做法。$readmemh会把instr.hex里的十六进制逐行读入存储器数组实现“把汇编器生成的机器码灌进CPU”。还差一个关键模块数据存储器。它的功能和指令存储器不一样既能读又能写。读是组合逻辑随地址立即输出写是在时钟上升沿由mem_write使能控制。这样一个周期内读出的数据一定是“上一周期被写入的数据”这正是lw指令的预期行为。寄存器堆同步写、数据存储器同步写这两条共同决定了我们的单周期CPU是“写回结果下一拍才可见”的结构跟某些开源实验框架采用的“寄存器堆写口直通”方案有区别你答辩时主动讲清楚这个时序选择比较能体现你真的理解了设计。PC更新的逻辑是顶层里的最后一个关键点比较器输出zero信号分支指令同时又拉高了branch控制信号二者相与后作为“分支跳转”条件加上jump的无条件跳转信号汇总成pc_sel选择信号决定PC更新为pc4还是跳转目标地址。跳转目标地址的计算包含两部分分支指令的imm左移2位并与pc4高位拼接以及j指令的26位target左移2位并与pc4的31..28位拼接。这段地址计算的Verilog代码我保留在完整工程里因为它们完全按教材公式写单独拿出来讲篇幅较长。我在这里给出的是地址计算的核心语法要点imm_ext需要符号扩展左移2位补上末尾两位0保证4字节对齐。4. 测试与验证汇编器、测试程序与仿真上板流程4.1 手写机器码太慢用Python写一个极简汇编器手工翻译机器码是实验中很多人耗费时间最多的重复劳动。一条add指令要翻成6位opcode、5位rs、5位rt、5位rd、5位shamt、6位funct再手工转十六进制稍有抄错就是黑匣子debug。为了不在这件事上浪费精力我写了一个按行解析的简易汇编器验证CPU时直接写汇编自动生成机器码。import sys import re # 指令格式opcode,funct R_TYPE { add: (000000, 100000), sub: (000000, 100010), and: (000000, 100100), or: (000000, 100101), slt: (000000, 101010), } I_TYPE { addi: 001000, andi: 001100, lw: 100011, sw: 101011, beq: 000100, bne: 000101, } J_TYPE { j: 000010, } regs {$zero:00000,$t0:01000,$t1:01001,$t2:01010, $s0:10000,$s1:10001,$s2:10010,$sp:11101,$ra:11111} def parse_imm(imm_str): imm int(imm_str, 0) # 支持十进制与0x开头的十六进制 if imm 0: imm (1 16) imm return f{imm 0xffff:016b} def assemble_line(line): parts line.replace(,, ).split() op parts[0] if op in R_TYPE: opcode, funct R_TYPE[op] rd, rs, rt regs[parts[1]], regs[parts[2]], regs[parts[3]] return f0x{int(opcodersrtrd00000funct, 2):08x} if op in I_TYPE: opcode I_TYPE[op] if op in (lw, sw): # 格式lw $t0, 0($sp) m re.match(r^(.*),\s*(-?\d)\s*$(.*)$$, parts[1] , .join(parts[2:])) rt, off, base regs[m.group(1)], parse_imm(m.group(2)), regs[m.group(3)] return f0x{int(opcodebasertoff, 2):08x} else: rt, rs, imm regs[parts[1]], regs[parts[2]], parse_imm(parts[3]) return f0x{int(opcodersrtimm, 2):08x} if op in J_TYPE: # 伪指令目标地址按行号*4计算实际使用标签时做跳转表 target f{int(parts[1]) 0x3ffffff:026b} return f0x{int(000010target, 2):08x} # 调用python assembler.py test.s for line in open(sys.argv[1]).readlines(): line line.strip() if line and not line.startswith(#): print(assemble_line(line))这段脚本只有几十行核心是三个分支R型按字段拼接I型里lw/sw单独处理偏移寻址语法J型直接解析目标地址。字面量都转成定长二进制再合并最后统一转十六进制输出。这个汇编器的局限也很明显不支持标签跳转、不支持伪指令。实验里如果要用beq跳转到指定位置可以先在测试程序里手算跳转偏移或者在脚本里加一张符号表。我一般在实验里只用beq跳回上一条或跳到固定偏移位置计算量可控不为此把汇编器做得太复杂。4.2 斐波那契测试程序从汇编到点灯验证CPU“真的能跑程序”我推荐写一个循环计算斐波那契数列的测试程序。它同时覆盖了addi、lw、sw、beq、j、add这几类关键指令一次仿真能走通几乎所有核心功能。# fib.s — 计算斐波那契第N项N存在地址0x40 # 寄存器约定$s0为计数器$s1为当前项$s2为下一项 addi $s0, $zero, 10 # 循环10次 addi $s1, $zero, 0 # fib(0)0 addi $s2, $zero, 1 # fib(1)1 loop: add $t0, $s1, $s2 # t0 s1 s2 add $s1, $s2, $zero # s1 s2 add $s2, $t0, $zero # s2 t0 addi $s0, $s0, -1 # 计数器减1 bne $s0, $zero, loop # 不为0则继续 sw $s2, 0($sp) # 结果写回存储器的0x40地址处这段程序用我的Python汇编器跑一遍会输出6条机器码前几条指令的地址偏移就清楚了。汇编器里bne的目标地址是按行号计算的loop标签在第5行0-based行号为5bne在第9行两者相差4条指令所以偏移为4。伪代码解析时我将loop这样的标签处理成下一行行号再换算成偏移量写入I型立即数字段。测试时先在仿真波形里观察最终写入数据存储器的结果是不是55斐波那契第10项。确认无误后再做极小规模的上板验证把结果写入的地址映射到LED端口比如sw $s2, 0($sp)那条指令的目标地址对应LED寄存器就能看到LED输出“41”十进制55。这一步是从仿真到硬件的最后闭环也是验收时最能讲的一页。4.3 仿真验证流程四步定位问题完整仿真流程我固定在四步。第一步单独仿真ALU和寄存器堆用简单的testbench跑通基本运算确认基础零件没问题。第二步单指令仿真把控制器某一行的真值表逐条对照确认lw写回路径上mem_to_reg信号确实选择了存储器读出值。第三步跑fib测试程序观察寄存器堆中$s0递减是否按预期进行。第四步上板前用$readmemh重新加载机器码确认instr.hex与汇编结果一致。这四步里第二步是最容易被跳过的。很多同学直接跳到第三步一旦出错什么都可能是坏的盲人摸象。我一般会强制自己先花半小时做第二步单指令仿真虽然耗时但能保证问题定位清晰。“快就是慢”在这个实验里体现得很明确。5. 常见问题排查计组实验最容易翻车的五个点5.1 指令存储器与数据存储器的初始化路径失效现象仿真一切正常上板后CPU跑飞波形里PC乱跳。在用Vivado上板时$readmemh指向的instr.hex相对路径经常在综合后丢失。原因仿真器从当前工程目录解析instr.hex而综合后的工具链把文件路径相对于IP核目录解析两边不一致。测试中容易漏掉这个差异。解决把instr.hex和data.hex统一放在一个固定目录下在Verilog里用绝对路径引用。上板前又在测试top模块里加一条只读检查如果PC跳转到未初始化地址空间就点亮一个错误灯这样“读到全0”就不容易被误认为是一条合法指令。5.2 寄存器堆写0号寄存器导致数据神秘消失现象程序跑某一条指令时$t2的值突然变成0怎么查都查不到写0的地方。其实不是“写0号寄存器”这一行写错了而是控制器里RegDst选择错了写回地址把目的寄存器选成了0号。原因R型指令的写回地址来自rd字段I型指令的写回地址来自rt字段。我把两个地址选择信号接反了addi的写目标就变成了0号寄存器读口强制置0让数据看起来像被清零。解决把写回地址多路选择器单独拉出来仿真给一条addi \ $t0, $zero, 5检查rf写口地址确实是01000而不是00000。养成“每个控制信号对应一张波形图”的习惯后这类问题能快速定位。5.3 beq跳转方向相反条件分支的闸门没取反现象程序里写的是beq实际上总是跳转或者bne总是跳转。仿真时PC会在分支地址原地打转。原因ALU返回的zero信号表示“相等”beq应该“相等则跳转”所以pc_sel branch zerobne应该“不相等则跳转”所以pc_sel branch ~zero。部分同学把控制器里两者都写成branch控制信号但底层逻辑只接了zero忘了取反。解决控制器里给branch加上一个branch_type或者直接分成两个信号给顶层。bne跳转条件里对zero取反这属于数据通路细节我在顶层逻辑里用branch_taken branch ^ zero来表示beq时branch1zero1则跳转bne时branch1zero0则跳转。这样统一成一个表达式接线处更不容易错。5.4 综合警告里出现latch运行结果随机翻车现象上板后LED闪几下就熄了或者功能时好时坏Vivado的lint警告里能找到“inferred latch”。原因控制器或数据存储器写使能的default分支没写完整或某个输出信号在某种输入组合下没有被赋值。被综合成锁存器后电路的时序特性完全改变。解决将always (*)块里所有输出信号在开头赋默认值同一段里只做case赋值全面消除意外latch。同时在综合报告里搜索“latch“关键字清到0条再上板这是实验里的强制检查项。5.5 上板时钟没做处理直接接线导致触发抖动现象仿真波形逐拍完全正确上板后CPU偶尔跑出错误结果按复位键手一抖就随机错一条指令。原因开发板按键没有做消抖直接用按键复位信号接到CPU的rst端口时钟信号也不干净。手按按键时金属簧片接触抖动产生多个脉冲等于在时钟上打了好几个毛刺多跑了几拍。解决实验验证时也最好不做复杂消抖最简单的做法是把rst信号接一个D触发器打一拍再用同时把开发板原生时钟通过BUFG互联后作为系统时钟。不要再加PLL分频或逻辑门分频因为逻辑门分频在FPGA上会产生竞争冒险属于费力不讨好的“乱优化”。我一般在顶层加了一个同步模块用异步复位同步释放的方式处理代码量只有十行但稳定性提升明显。6. 验收答辩怎么把实验说成一份可交付的方案答辩环节的门道其实和交付一套项目方案是一样的关键不在于“做完了”而在于“讲得清”。我整理了一个通用的验收自检清单上板前逐项打勾比现场看老师脸色要稳得多。第一项准备一份一页纸的指令集表格。包含每条指令的二进制编码、控制信号取值、以及一句功能说明。老师随机抽指令问时能指着表格直接答出来。第二项准备一张控制信号真值表。把16条指令的RegDst、ALUSrc、MemtoReg、RegWrite、MemWrite、Branch、Jump、ALUOp八列全部列全。答辩时主动把这张表放出来说“我的控制器就是照着这张表实现的”就已经领先大多数同学了。第三项准备两个演示入口。一个入口是仿真波形单独展示一条lw指令从取指到写回的完整时序另一个入口是上板演示展示fib程序计算完毕后的LED状态。仿真和实物有冲突时以实物为准但要把仿真的截图保留好老师问到细节时可以补充。第四项准备一个主动承认的设计取舍。例如我删除了移位指令sllv只在ALU里保留按shamt移位又例如bne用到了zero取反逻辑。主动讲“我为了控制控制器复杂度做了哪些取舍”比被动回答“为什么没有实现某条指令”要显得有思考。答辩时我习惯的语序是先说实验要求再说设计方案然后说实现中的难点最后演示。演示时给仿真波形抓拍一个关键对照汇编源代码一行和对应机器码一行再指出寄存器堆里的计算结果全班都能看懂。最后说一个我的习惯从那以后每次上板前我都会强制走一遍“仿真全过→数据比对一致→下载并复位→观察LED→再跑一遍下一条用例”的顺序省下的排错时间远远超过这套流程多花的时间。计组实验的容量刚好能容纳这样的完整闭环认真做好它后面操作系统、体系结构相关的大作业很多思维方式可以直接复用。希望帮到你。本文还有配套的精品资源点击获取

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