总线设计从入门到实践：三态缓冲器与多路选择器方案解析-北京尧图网络

1. 重新认识总线它到底在解决什么问题很多人第一次接触总线是在单片机或者计算机组成原理的课上。老师画一张图CPU、内存、I/O接口全部挂到几条粗线上说这就是总线。我当时的第一反应是这不就是把一堆线并在一起吗有什么好讲的直到后来自己动手做了一块带总线的扩展板数据经常随机错乱偶尔整机卡死连着调了好几夜才明白总线这个东西看着简单真正想用好需要懂点门道。这里说的门道一是理清它到底在解决什么问题二是知道在没有现成IP核的情况下用最简单的电路或RTL逻辑就能实现一个可用的总线。这篇文章从总线的基本概念讲起再给出我实际用过的两种简单实现基于三态缓冲器的双向共享总线和基于多路选择器的内部互连总线。两个方案都不依赖复杂协议适合学习、做课程设计也适合在小系统里快速落地。1.1 总线不是一根线而是一套共享规则总线的本质是“共享传输介质明确的使用规则”。说共享传输介质是因为多个设备共用同一组信号线说使用规则是因为必须约定谁能用、什么时候用、用多久、怎么表示开始和结束。缺少任何一半都不能叫总线。只有共享线没有规则那只是一堆短路点只有规则没有共享那叫点对点通信不叫总线。没有总线会怎样比如4个模块两两互联需要6条独立的点对点链路8个模块就需要28条16个模块需要120条。模块越多连线越恐怖PCB布线和FPGA管脚都会被撑爆。总线把链路数量从N(N-1)/2直接降到1组线代价是同一时刻只能有一对设备通信这就是分时复用。用一个生活化类比总线像合租房的公共厨房。如果每人一间独立厨房成本和空间都受不了共用一个厨房空间省了但要排队还要约定做饭时间别撞车。总线就是那间公共厨房仲裁逻辑就是排队规则OE信号就是“谁可以下锅”的门禁。1.2 数据线、地址线、控制线各管一摊虽然总线通常画成一根粗线但物理上一般分三拨。数据总线DB负责传数据宽度决定一次能传多少位。8位、16位、32位、64位位宽越宽单次传输的信息量越大。地址总线AB指示读写目标地址。地址宽度决定寻址空间比如20位地址能寻址1M个单元32位地址理论可寻址4G个单元。控制总线CB携带读写使能、片选、时钟、中断、总线请求和总线允许等信号。控制线才是总线真正“约法三章”的地方。按位置划分还有另一组常见分类片内总线、片上总线、系统总线和外设总线。片内总线指CPU内部ALU、寄存器堆和控制器之间的互连片上总线指在某个SoC内部连接CPU核、内存控制器、外设控制器的总线系统总线是板级总线连接CPU、内存和扩展槽外设总线连接低速外部设备。理解这些分类对选实现方式很有帮助。比如说板上多个设备共享数据线优先考虑三态加仲裁片上多个模块互连优先考虑MUX加地址译码。1.3 一次总线写操作在这些波形里到底发生了什么我来说一个最简单的同步写流程。主设备比如CPU想往某个外设寄存器写一个数它会先把目标地址放到地址总线再把数据放到数据总线然后拉低写使能信号表示数据有效。从设备在时钟或写使能的某一边沿采样地址和数据。主设备还要维持数据不变一段时间再从总线上撤掉等待下一次操作。这个流程里有两个专业名词建立时间Setup Time和保持时间Hold Time。从设备要求在有效沿之前数据稳定一部分时间这是建立时间有效沿之后数据还要维持一段时间这是保持时间。如果总线上的信号建立或保持不够采样就会出错。为什么总线协议还经常有握手信号和等待周期因为从设备可能没那么快。比如外设寄存器还没准备好它可以拉低一个“READY”信号主设备看到READY无效就插入一个等待周期把总线周期拉长等从设备准备好再继续。这就是同步总线里插入等待周期的由来。再往后总线协议会引入突发传输、流水线、乱序返回这些东西但最底层的读写时序依然是这样一个地址、数据、控制信号按约定时序工作的过程。把这一步吃透看任何总线协议都会轻松很多。2. 两种简单实现方案选型2.1 方案一三态缓冲器实现共享双向总线三态缓冲器有高电平、低电平之外还有高阻态Z。高阻态意味着输出级的晶体管全部关闭对线上既不强拉高也不强拉低相当于“我没有参与驱动”。只要保证同一时刻只有一个设备的缓冲器处于使能状态其它全部高阻若干设备就可以共享同一组数据线。这也就是经典的板级双向总线方案。我最早做的实验板就是这种结构CPU通过双向IO接一排锁存器每个锁存器都有输出使能引脚地址译码决定哪一个锁存器可以驱动数据线其它的锁存器则老老实实保持高阻。三态总线用在哪里非常明确。多块板卡通过排线或PCB走线共享一组数据线的场景首选它存储器芯片的数据引脚比如常见的SRAM和Flash也是这种双向数据线结构CPU侧需要配合双向IO使用用单片机IO口模拟总线传输时同样要处理高阻方向控制。实现三态总线有四个关键点第一输出使能信号OE的设计必须来自总线仲裁或地址译码不能由各设备自己随便拉第二方向切换时要留死区一个设备释放总线到另一个设备开始驱动中间要隔若干拍防止两个OE重叠产生冲突第三高阻期间的电位稳定很关键全高阻会导致总线悬空常见的做法是外加上拉电阻4.7k到10k范围或使用总线保持器第四驱动能力和扇出必须控制一个输出驱动太多输入信号边沿可能变缓反射也可能变乱必要时要在总线上加缓冲器。2.2 方案二多路选择器实现内部互连总线第二个方案和第一个思路完全不同。它不再依赖高阻态而是用一堆多路选择器把多个源的信号“选”到总线信号上。每个源是一个输入通道控制端是地址或仲裁结果被选中的通道直接接到总线上没选中的通道根本不往总线上放信号。这是一种单向、无高阻的总线实现在FPGA内部特别常用。为什么内部总线不能用三态因为FPGA内部逻辑单元也就是LUT和寄存器本身并没有所谓的“高阻输出”资源。综合工具看到三态赋值要么报错要么会把它翻译成选择器。换句话说FPGA内部的“三态总线”本质上就是用MUX实现的。对于ASIC设计或者FPGA的IO引脚三态缓冲器是真实存在的但FPGA内部做模块互连时直接写三态反而会让工具很尴尬。只要总线生命周期完全在FPGA内部采用MUX总线是更干净、更可靠的选择。多路选择器总线特别适合做寄存器组访问。比如一个控制器核要读8个外设状态寄存器每个寄存器把值发到自己的“读数据通道”然后由地址译码产生一个多路选择信号选中其中一个通道送给核。这就是最简单的内部读总线。写总线更简单地址译码只需要决定把数据写到哪个寄存器不需要MUX参与。整体结构像一个小号的交叉开关只不过规模很小不需要完整的crossbar而已。2.3 两个方案怎么选一张表帮你做决定比较维度三态缓冲器总线多路选择器总线是否使用高阻态是核心依靠Z状态否MUX直接选择典型场景板级共享数据线、存储器接口FPGA/ASIC内部模块互连方向容易做双向单向为主双向需要两组MUX加写译码多主支持需要仲裁仲裁不当容易冲突通过仲裁和地址译码实现但结构更厚时序风险高阻浮空、OE重叠、驱动冲突主要风险在组合MUX的时序路径上综合与实现真实IO需要三态库单元FPGA内部更友好综合简单调试难度需要盯OE波形较复杂仿真直观MUX选择逻辑清晰我的选型习惯只要总线信号会出现在FPGA芯片外部或者板级模块之间需要共享线路首选三态缓冲器方案只要总线生命周期完全在FPGA或者SoC内部一定用多路选择器别去追求模拟出来的三态。两者也经常组合使用内部整一个MUX总线总线末端放一组三态IO通过IO方向控制把内部数据搬到外部共享线上。这个组合是我在小系统里用得最顺手的结构。3. 实操拆解从原理图到可运行的RTL代码3.1 三态总线的最低可用设计先给一个最简单的Verilog双向IO模型。这个模块只负责一件事OE有效时把发送数据驱动到总线上OE无效时让总线处于高阻态。输入侧随时采样总线电平不需要额外使能。module tri_bus_io #( parameter WIDTH 8 )( inout wire [WIDTH-1:0] bus_io, // 真正的双向总线 input wire [WIDTH-1:0] tx_data, input wire tx_oe, // 1: 驱动总线; 0: 高阻 output wire [WIDTH-1:0] rx_data ); // 只有 tx_oe 有效时本模块才驱动总线 assign bus_io tx_oe ? tx_data : {WIDTH{1bz}}; // 输入侧随时采样不需要额外使能 assign rx_data bus_io; endmodule这个代码把高阻抽成一个使能控制。多个设备都例化这个模块只要保证每个设备有自己的tx_oe并且仲裁器保证同一时刻全局只有一个tx_oe为1即可。注意rx_data会一直跟随总线电平如果总线高阻导致悬空rx_data会是不定值所以高阻期要由总线保持电路给出一个确定电平。在一个带仲裁的多主总线里tx_oe不能随便给。一般流程是主设备先拉高请求信号request仲裁器在下一个周期返回授权信号grant表示轮到你收到grant之后主设备才能把tx_oe拉高传输结束先撤数据再撤tx_oe然后释放grant。这中间必须有明确的turnaround时间避免上一个主设备还没释放下一个已经驱动两个OE重叠。我在实际设计中会让每个主设备至少隔一拍状态机先进入WAIT_RELEASE状态再进入DRIVE状态。有些设计为了赶性能把这一步省了结果就是总线冲突概率成倍上升。3.2 多路选择器总线的寄存器读写示例下面是一个内部8位读总线的示例。一个控制器要读取4个寄存器地址的两位作为MUX选择信号module internal_bus_mux ( input wire [1:0] addr, input wire [7:0] reg0, input wire [7:0] reg1, input wire [7:0] reg2, input wire [7:0] reg3, output reg [7:0] rdata ); always (*) begin case (addr) 2b00: rdata reg0; 2b01: rdata reg1; 2b10: rdata reg2; 2b11: rdata reg3; default: rdata 8h00; endcase end endmodule实际内部总线比这个要多几件事。首先地址译码要分出写使能把控制器发出的数据写入目标寄存器。其次读数据用MUX返回写数据用译码分发两套逻辑分开。再次寄存器不一定都是独立的always块最好统一用一个寄存器数组来管理读写地址映射清清楚楚。写使能生成示例可以这样理解假设高两位地址表示目标寄存器编号CPU写使能有效时同时满足某个编号条件就产生对应的寄存器写脉冲。这个逻辑本质是地址译码不是总线数据通路的核心但少了它写总线和读总线就不完整。还要考虑总线等待如果某个外设寄存器内部有同步逻辑数据不是马上准备好可以在状态机里插入一个等待周期或者用READY回传信号。在简单系统中可以让CPU访问外设时默认插入一拍等待代价是连续访问变慢但换来的是时序更稳。3.3 时序约束和总线保持的细节不管哪种实现总线毕竟是共享的时序约束比点对点连线更敏感。我做过一个时序要求不高但总线较长的小系统踩过不少坑。关键约束有几个。第一IO总线输出延迟约束告诉工具信号从时钟到总线输出大概有多少延迟。第二输入信号采样约束外部设备在什么时刻把数据放到总线上FPGA大概在什么沿采样需要约束input delay。第三如果总线有高阻态要在IO上使用weak keeper或者外接上拉电阻避免悬空。FPGA的IO可以配置弱上拉在综合里加个属性就能打开ASIC设计则通常会在片内放总线保持器维持线上最后出现的有效电平。板级设计建议做这几件事每个设备的OE信号尽量与时钟同步总线线长尽量等长在驱动端预留串联电阻常见取22到47欧减少振铃反射。高阻浮空时电压可能漂到中间电平不仅导致输出侧产生不定态还会让CMOS输入产生额外功耗严重时甚至损坏驱动器件。这些不是理论吓唬人是我在板子上让系统连续稳定跑了一天偶尔出现一两个字节错乱最后发现是某个使能信号在释放瞬间出现毛刺问题就出在组合逻辑生成OE上。后来把所有OE全部改成寄存器输出毛刺问题立刻消失。4. 常见问题与排查技巧实录4.1 总线冲突数据线打架的第一现场总线冲突的症状非常典型总线数据在驱动切换时出现中间电平读到的值来回跳严重时驱动器发烫甚至器件损坏用示波器看线上出现明显的“圆肩膀”波形。最常见的根因只有一个OE重叠。设计者以为状态机已经在上一拍释放了总线实际上因为状态切换时的组合逻辑和寄存器延迟差异某个IO的OE还维持了半个周期导致两个驱动同时强拉。排查顺序我一般这么走。第一用逻辑分析仪同时抓所有主设备的OE信号看有没有任何一个周期同时出现两个高电平。第二找到冲突的那一拍向前倒推状态机转移条件。第三检查OE生成路径有没有组合毛刺建议所有OE都用时序逻辑打一拍不要用组合逻辑直接给IO。我在设计里有一条硬性规定总线释放和总线获取之间状态机至少要有一个空转状态哪怕只是一拍。这一拍不是浪费性能是买安全边际。多次实测下来只要把这一拍留出来大多数冲突问题都能消失。4.2 高阻悬空你以为断开了其实它在飘高阻态本身是好事但如果所有设备都进入高阻线上就会飘。症状是读取时偶尔出现随机错误、功耗异常、上电后状态不稳定。诡异的是仿真里常常看不出来。因为仿真能识别高阻传给接收端的是不定值Z但很多RTL测试里接收逻辑把不定值当正常输入处理或者没有总线保持电路仿真波形照样很干净一到上板才露馅。真正解决方式有两选一。第一种板级加10k左右的上拉电阻让总线默认回到确定电平。上拉电阻不宜太小否则灌电流变大也不宜太大否则上升沿变缓。如果既需要上拉又要求高速阻值要认真算一下RC时间常数必须小于信号周期的某一个比例。我一般先用预估的负载电容比如20pF和经验上拉电阻10k算出上升时间再根据总线频率判断要不要减小到4.7k或2.2k。第二种在FPGA或者SoC的IO上打开内置弱上拉或总线保持器。总线保持器会记住线上最后出现的有效电平用弱驱动继续维持这样高阻期间电平不会乱跳。对于纯FPGA内部总线压根不会有高阻态因为MUX总线每个周期都有确定的驱动源这也是我坚持内部总线用MUX方案的原因之一。4.3 简单可靠的仲裁先固定优先级再谈公平多主总线最难的是仲裁。简单系统不需要高大上的算法固定优先级就够用代码很短module fixed_prio_arbiter #( parameter NUM_MASTERS 4 )( input wire [NUM_MASTERS-1:0] req, output reg [NUM_MASTERS-1:0] gnt ); integer i; always (*) begin gnt {NUM_MASTERS{1b0}}; for (i 0; i NUM_MASTERS; i i 1) begin if (req[i]) begin gnt[i] 1b1; break; end end end endmodule这个写法在Verilog综合时会被转换成一级级优先级链优先级最低的成员会经历很长的组合路径。如果仲裁器和数据通路在同一时钟域建议把grant打一拍输出减小组合毛刺。固定优先级最大的问题是饥饿低优先级的设备可能永远抢不到总线。对简单系统可以加一个最简单的轮询用一个计数器记录上次服务的是谁本次从它的下一个设备开始查请求。轮询伪代码不难写关键是不要直接堆组合逻辑轮询状态机可以存一个last_grant寄存器每次仲裁从last_grant加1的位置开始扫描。轮询仲裁还要重点检查切换时的总线空窗。如果grant信号换了主人但当前驱动设备还没释放总线就会出现主设备A正在驱动主设备B的OE也开始有效。我在设计里通常让仲裁器输出的grant额外过一个“总线忙”判断等当前总线周期真正结束后才允许下一次grant生效。这样做看起来多花时间但总线的可靠性大幅提升。4.4 一次实测现场的排障记录我调试过一个小系统内部四条设备共享一组数据总线频率不高25MHz。问题现象是系统工作正常一阵子某几次连续压力测试下数据偶尔错位。第一个怀疑对象是总线冲突但逻辑分析仪抓了1秒多的波形从来没看到两个OE同时有效。第二个怀疑是数据采样建立保持不够然后把外部输入的数据路径在FPGA里打了两拍问题依旧。后来怀疑是总线上的反射和边沿问题把示波器探头放到总线中段才发现数据线上的信号在写操作结束后会有一段下冲过冲接近逻辑阈值逻辑分析仪采到偶发毛刺。解决办法很土在驱动端串联电阻从0改为33欧并在接收端加了一点点滤波电容容值很小几pF再抓波形干净了很多。这个小问题花了我两天时间最后结论是总线不仅是逻辑问题物理实现同样重要。从那以后我做总线类设计时一定先做三件事。第一整体布线前确认每个OE都来自时序逻辑至少打拍一级。第二画板时把总线线束和时钟线分开避免长距离并行走线。第三上板首测先抓一块完整波形看边沿、毛刺和释放阶段再进入功能联调。另外还有一个容易忽略的点数据线上出了错大家第一反应常常是数据问题其实地址线或控制线上的毛刺同样会让从设备采样到错误地址导致写进错误寄存器。排查时应把地址线和控制线一起抓不要只盯数据线。最后分享一个原则能用一拍等待期解决的总线时序问题就不要用复杂逻辑去规避。等待、死区、释放期这些设计看着浪费效率实际是总线的安全垫。我做过的多数总线故障只要在仲裁和OE生成之间多留一拍冲突问题基本都能消失真正需要花时间研究的更多是物理层和协议层的边界问题。

总线设计从入门到实践：三态缓冲器与多路选择器方案解析

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