ARM内核深度对比：Cortex-M与Cortex-A运行模式及寄存器组解析-北京尧图网络

1. 为什么运行模式和寄存器组必须放在一起理解我第一次认真琢磨这个问题是在一个很尴尬的场景里。当时我负责把一个跑在 Cortex-M 上的传感器采集模块尽可能“无损”地搬到一块 Cortex-A 级别的板子上做原型验证。起初我觉得都是 ARM 内核寄存器名字长得差不多无非是 32 位 RISC改改时钟、填填外设地址就能跑。结果真正开始移植底层那部分时程序反复跑飞调试器单步到异常向量里都摸不着头脑最后才发现问题不是 C 代码逻辑而是“运行模式”和“寄存器组”这两个基础概念被我想得太简单了。很多人学嵌入式都喜欢先背寄存器R0 到 R12、SP、LR、PC、CPSR 之类。但我个人的经验是如果脱离“运行模式”去背寄存器几乎是白背。因为 Cortex-M 和 Cortex-A 虽然在寄存器命名上有点相似可它们的运行模式设计哲学完全不同——M 系是“用模式简化问题”A 系是“用模式承载复杂性”。寄存器在这里不是孤立存在的它是模式和异常状态的直接投影。这篇内容我不打算写成像芯片手册那样的条目罗列而是以实际开发视角做一次对比拆解。适合三类人看准备从 Cortex-M 往 Cortex-A 迁移的老手、第一次接触底层移植的初学者以及想彻底搞明白 RTOS 里任务切换、特权级、栈指针分配到底怎么回事的人。我自己是在这些坑里爬过一遍之后才意识到一个很核心的结论只有把模式切换、寄存器分组、异常返回路径串起来才能真正理解这两类处理器为什么长得像却用起来完全不一样。先说清楚一个总纲后面所有对比都围绕它展开Cortex-M 是微控制器内核设计目标是小体积、低延迟、低功耗所以模式数量刻意压到最少异常响应大量交给硬件自动完成。Cortex-A 是应用处理器内核设计目标是高性能、复杂操作系统、内存隔离所以模式状态极其丰富异常响应要配合操作系统软件进行精细管理。两者的“运行模式”不同直接决定了你在写任务切换、写中断、写系统调用时需要做的事情完全不同。下面我先分别拆开讲最后再做对照表以及讲我在实际移植过程中踩过的那些坑。2. Cortex-M 的运行模式两套栈两个世界一套规则2.1 线程模式和处理模式看似简单但边界非常硬Cortex-M 系列无论是最入门的 Cortex-M0还是带浮点单元和 DSP 的 Cortex-M4还是带 TrustZone 的 Cortex-M33它的运行模式从来只有两个线程模式Thread Mode和处理模式Handler Mode。很多人第一次看这两名字觉得无所谓但这两者边界其实硬得像铁板一块线程模式就是普通程序代码运行的状态。上电复位后处理器从向量表取出初始 SP 和 PC之后一直在线程模式干活。main()函数、普通任务代码、业务逻辑全都跑在线程模式。处理模式只出现在异常和中断响应期间。一旦发生中断、异常比如 SysTick、PendSV、外设 IRQ、总线 Fault处理器立刻切入处理模式执行对应的异常入口代码。处理模式运行结束后通过异常返回机制回到被打断的线程模式现场。这里最容易被忽视的一点是处理模式一定是特权级的而线程模式可以运行在特权级也可以运行在非特权级。这意味着你写“普通代码”和写“异常处理代码”时能触摸的内核寄存器资源是不同的。如果在非特权线程模式里试图改 PRIMASK、直接写 CONTROL 寄存器会被判定为不可接受的操作硬件直接给你一个异常。2.2 为什么要有 MSP 和 PSP 两个栈指针Cortex-M 与很多传统内核一个非常不一样的地方是它有两个可选的栈指针主栈指针 MSP和进程栈指针 PSP。设计理念很清晰MSP 是处理模式默认使用的栈也是复位后的默认栈。异常处理、中断嵌套、内核服务代码通常都在 MSP 上展开。PSP 是线程模式下可选使用的另一个栈。如果你把线程栈切换到 PSP那么线程模式跑任务代码时使用任务自己的栈空间不会和中断处理共用一个栈。很多 RTOS 的经典做法就是任务栈全部挂到 PSP 上中断和调度相关代码统一走 MSP。这样做最大的好处是“栈空间不打架”。举个极端情况如果任务 A 的栈已经被数据塞满此时来了一个高优先级中断中断现场压栈就直接压在任务 A 的自己栈里面栈溢出会把任务数据和中断现场一起毁掉。如果你给任务栈留了足够余量当然问题不大但在 RAM 紧张的环境里把中断栈和任务栈混在一起本身就是个风险源。按我个人的习惯只要做多任务就会把 PSP 用起来让 MSP 单独承担中断栈隔离和排查问题都更方便。2.3 特权级切换CONTROL.nPRIV 和 MPU 配合线程模式到底处于特权态还是非特权态是由 CONTROL 寄存器的 bit0即nPRIV控制的。nPRIV0代表线程模式为特权级nPRIV1代表线程模式被降级为非特权级。这里体现的是 Cortex-M 设计里最实用的一面它允许你用非常轻量的方式实现“用户态”和“内核态”的粗略划分。非特权线程模式下很多系统控制操作会被禁止比如写 CONTROL、操作 PRIMASK 等。再配上一个可选的 MPU内存保护单元就可以把某块内存设置为“用户任务不可访问”或“只读”任务即使代码有 bug 也没法把内核关键区域弄乱。我这里建议不要把这套东西当成高端操作很多 M 系列实际项目也用得上。比如你做了一个带复杂协议栈的网关设备协议栈跑在非特权任务里内核参数配置、关键外设寄存器空间用 MPU 保护起来一旦协议栈任务因为内存踩踏失控系统至少能触发一次内存访问异常而不是任由它静默写坏重要数据。2.4 xPSR、PRIMASK、FAULTMASK、BASEPRIM 系的状态控制武器寄存器组不仅仅指 R0-R15还包括一组系统状态寄存器。Cortex-M 里最重要的状态寄存器是xPSR它实际上是三个“视图”的合体APSR算数标志包含 N、Z、C、V、Q 这些条件位普通加减比较指令会更新它。IPSR当前异常编号。你读 IPSR 就能知道现在正在跑哪个中断。如果 IPSR 为 0说明当前在线程模式。EPSR包含 Thumb 状态位 T以及可选的执行状态信息。Cortex-M 强制使用 Thumb 指令集所以 T 位基本恒为 1。而中断屏蔽控制则有三个不同的寄存器值得分开记PRIMASK把所有可屏蔽中断整体关掉是最粗暴的临界区保护方式。FAULTMASK比 PRIMASK 更狠除了 NMI 和 HardFault其他异常和中断一律被屏蔽。使用场景很特殊一般是系统要执行最关键的致命恢复时才会用到。BASEPRI按优先级阈值屏蔽中断。只有当某个中断的优先级数值高于 BASEPRI 设定的阈值时它才会被屏蔽。这种机制比全局开关中断精细得多特别适合在实时系统里保护极短的关键区。在我实际写驱动时BASEPRI 是我最喜欢的一个寄存器因为它能让你保护共享数据时不至于把所有中断延迟全部拉高。比如一个缓冲区只允许特定优先级以下的中断访问而在运行关键时刻临时把 BASEPRI 拉到某个数值比关掉全部中断合理得多。3. Cortex-A 的运行模式不只“有几个模式”而是整套状态切换机制3.1 ARMv7-A 时代的七种运行模式如果你接触的是 Cortex-A7、Cortex-A9 这类 32 位应用处理器你会看到处理器手册里写着一串运行模式USR、FIQ、IRQ、SVC、ABT、UND、SYS。我直接列一张表这对建立全局感特别有帮助模式全称特权级什么时候进入备注USR用户模式非特权普通应用程序运行不能直接切换到其他模式FIQ快速中断模式特权快中断请求拥有最多的分区寄存器响应极快IRQ普通中断模式特权普通中断请求最常用的外部中断入口SVC管理模式特权复位、执行 SVC 指令操作系统内核通常运行于此ABT中止模式特权内存访问异常用于处理虚拟内存缺页、权限错误UND未定义模式特权执行未定义指令用于指令仿真或错误处理SYS系统模式特权需要使用用户模式寄存器组但需特权与 USR 共用寄存器组这个模式列表不是随意设计的每一个模式几乎都对应一类异常来源。写底层系统软件时你要很清楚自己的代码运行在哪个模式里。比如普通驱动中断入口在 IRQ 模式系统调用入口往往在 SVC 模式而用户程序则老老实实待在 USR 模式。ARMv7-A 里模式切换的主要手段就是触发异常或中断或者由特权代码直接修改 CPSR 的模式位。但有一点很关键USR 模式没有权利去修改 CPSR 的模式位只有高特权模式才能切换。这句话看似简单其实是用户态和内核态隔离的基石。你的应用程序想进内核态只能通过 SVC 指令发出请求由内核代码在 SVC 模式里把活干完再切回 USR。3.2 FIQ 为什么叫快速中断寄存器组分区省下的压栈时间我特别想单独聊聊 FIQ因为它是理解 Cortex-A 寄存器分区价值的最好入口。ARMv7-A 处理器在物理上给 FIQ 模式备份了一组独立的 R8-R12以及独立的 R13、R14。这意味着当你进入 FIQ 中断处理器直接把返回地址和状态放进 FIQ 模式自己的 LR 和 SPSR同时这部分代码可以放心使用 R8-R12 而不用担心破坏中断前的值。硬件一步到位把通常需要软件做的一小段“寄存器保存”几乎省掉了。所以老一代嵌入式系统里FIQ 通常被拿来处理最紧急、最短促的事件比如高速数据流里的字节丢失预防、周期型的精确采样等。IRQ 则是通用中断处理慢一些的业务完全够用。3.3 ARMv8-A 时代的异常级别EL0 到 EL3再往后的 Cortex-A 处理器比如常用在网关、边缘计算设备里的 Cortex-A53、Cortex-A72它们内核架构上转向 ARMv8-A引入了一套更抽象、也更现代的概念异常级别Exception Level。这套东西比“模式”更接近操作系统内核对特权分层的需求。ARMv8-A 异常级别一共四级EL0非特权执行级别跑用户应用。EL1操作系统内核级别跑内核和特权驱动。EL2虚拟机监控级别跑 hypervisor。EL3安全固件级别跑安全监控代码。你注意观察EL0 到 EL3 每一级都有自己对应的异常返回地址寄存器ELR_ELx、保存状态的SPSR_ELx以及向量表基地址VBAR_ELx。这和早期 ARM 的那套“模式”玩法有一个哲学上的延续不同特权层拥有自己独立的状态保存空间。不同之处在于层级关系更清晰更适合现代操作系统做虚拟化和安全隔离。在 AArch64 执行状态下通用寄存器大多情况只有一组但栈指针是有选择的。处理器通过SPSel控制当前使用SP_EL0还是SP_ELx。这跟 Cortex-M 的 MSP/PSP 双栈有点神似但背后的权限逻辑完全不同。3.4 CPSR、SPSR 和异常入口处的“半自动切换”在 Cortex-A 上进入异常时处理器自动完成的动作大体是把当前状态寄存器 CPSR 里的关键状态保存到目标异常模式的SPSR_x中把返回地址放进对应模式的LR_x然后处理器切到目标异常模式。换句话说处理器自动保存的东西只有“状态”和“返回地址”这两块其他通用寄存器值不会被自动压栈。这一点和 Cortex-M 的差距就是后面所有上下文切换复杂度差异的总根源。Cortex-A 把寄存器状态保存的“大头”留给软件一方面是为了灵活性另一方面也是因为应用处理器场景里操作系统本身就要精细控制上下文切换硬件全自动反而是束缚。4. 寄存器组对照都是 R0-R15但完全不是一回事4.1 一张总表先建立全局印象很多刚接触 Cortex-M 的人看到 Cortex-A 的寄存器第一反应是“名字我也熟啊”。比如 R0-R12、SP、LR、PC似乎只是称呼没变。但“名字一样”在底层开发里是最危险的错觉。我在这张表里做了最核心的区分标记项目Cortex-MCortex-AARMv7-A 32位视角Cortex-AARMv8-A AArch64 视角通用寄存器R0-R12R0-R12 主寄存器组 FIQ 额外备份组X0-X3064位寄存器W0-W30 访问低32位栈指针MSP / PSP 二选一每种特权模式有独立的 SPSP_EL0 与 SP_ELx链接寄存器R14(LR)异常返回时可能是 EXC_RETURN每种异常模式有自己的 LR_xX30但异常返回地址存于 ELR_ELx程序计数器R15(PC)R15(PC)PC不直接作为通用寄存器写状态寄存器xPSRAPSR/IPSR/EPSRCPSR 每种异常模式的 SPSR_xPSTATE SPSR_ELx中断控制寄存器PRIMASK、FAULTMASK、BASEPRI多数通过 CPSR 的 I/F 位控制PSTATE 的 DAIF 位MMU/MPU常见 MPU无 MMUMMU TLBMMU TLB异常现场保存硬件自动压栈部分硬件软件手工保存部分硬件软件手工保存这不是说 M 系列简单、A 系列高级而是两者解决问题的方式不同。M 系列用硬件自动压栈换确定性A 系列用模式和软件分层换灵活性。4.2 栈指针背后的设计意图对比Cortex-M 的 MSP/PSP 这对设计是我认为目前中小型 RTOS 里最舒适的底层模型之一。任务栈用 PSP中断栈用 MSP两套栈互不干扰。你在任务里栈越界时结果会非常清晰因为紧接着触发的是同样跑在 MSP 上的异常入口程序即使崩也容易定位。Cortex-A 则完全不同。32位时代下每种特权模式都有自己的 SP比如SP_svc、SP_irq、SP_abt、SP_und、SP_fiq再加上用户模式的SP_usr。你写内核时得时不时想一下这时候中断向量压栈用哪个 SP会不会和当前内核栈冲突任务上下文切换时内核通常运行在 SVC 模式用的又是 SVC 栈。这会让新手晕头转向但老手反而觉得这样资源隔离清楚。AArch64 执行状态下栈指针选择变成了SPsel控制。比如 EL1 内核代码可以选择使用SP_EL1或SP_EL0内核代码一般用SP_EL1进入普通用户态前切换使用SP_EL0。这套机制比“每模式独立 SP”更收敛但依然比 M 系复杂得多。4.3 LR 与 PC 的保存方式差异这里有个直接影响调试体验的差异。Cortex-M 的 LR 寄存器在正常函数调用里就是返回地址但进入异常后LR 里存的并不是普通地址而是一个很特殊的EXC_RETURN值。你调试异常处理代码时看到 LR 是0xFFFFFFFD或0xFFFFFFF9千万不要继续把它当地址跳转。这些值本身编码着异常返回后要恢复哪个栈指针、返回线程模式还是处理模式、以及是否处于安全状态等关键信息。我第一次调试 M33 的异常返回时就因为在 LR 里看到 0xFFFFFFFX 愣了一下。Cortex-A 的情况则是另一个路线进入异常时处理器把返回地址放进异常模式自己的LR_x。比如 IRQ 模式进入时LR_irq保存的是被中断指令地址加偏移量。这看起来简单但实际挂载时必须根据异常类型手动减偏移量比如 IRQ 返回通常要减 4。如果你在 A 上写中断处理却照搬 M 的直接BX LR思路很容易出现中断反复进入甚至栈错位的局面。4.4 xPSR 与 CPSR/PSTATE 的细节差异Cortex-M 的 xPSR 三大块里最吸引我的一点是IPSR当前异常编号直接写在一个寄存器里。你用调试器看 IPSR 的数值立刻能知道现在跑到哪个中断内部。这对中断嵌套调优极其方便几乎不需要额外打印。Cortex-A 的 CPSR 则是另一个复杂度层级。它除了条件标志 N、Z、C、V还要管理模式位 M[4:0]、中断屏蔽位 I 和 F、Thumb 状态位 T、非对齐访问控制 A 等。AArch64 下的 PSTATE 也类似只是字段分布和可用位范围有变化。总的来说CPSR/PSTATE 更像一个“处理器实时总开关”你操作它时必须小心翼翼稍有不慎就会把优先级配置或者异常状态弄乱。5. 中断与上下文切换硬件自动记账和软件人工记账的区别5.1 Cortex-M 的硬件压栈为什么中断响应能这么省心写 Cortex-M 中断代码时你会发现汇编里几乎不用写“保存现场”和“恢复现场”。为什么因为硬件在异常入口自动完成了一步非常关键的压栈依次压入 xPSR、PC、LR、R12、R3、R2、R1、R0。如果你的内核支持浮点单元并且开启了 FPU 的自动保存还会额外压入 S0-S15 和 FPSCR。异常返回时再自动弹栈。这套机制带来的直接好处是中断入口代码极其干净很多 C 写的中断函数编译出来甚至不需要 prologue/epilogue 里频繁 push/pop 所有寄存器。对实时系统来说这个确定性非常宝贵。因为压栈是硬件完成的开销固定且可预算不会被软件分支逻辑拖慢。再配合 Cortex-M 独有的“咬尾中断tail-chaining”机制一个中断处理完如果有另一个中断已经挂起硬件不会先弹栈再压栈而是直接进下一个中断向量省下两次内存读写。我实测过在一些外设中断频率很高、业务又很短的场景下尾链机制能肉眼可见地降低 CPU 占用。5.2 Cortex-A 的“半自动”保存寄存器责担在自己头上Cortex-A 的中断路径完全是另一个画风。以常见的 ARMv7-A 为例外部中断触发后处理器进入 IRQ 模式自动保存的只有CPSR到SPSR_irq、返回地址到LR_irq。真正干活的通用寄存器比如 R0-R12一个都没被保存。如果你的中断处理代码要用这些寄存器就只能自己在入口处压栈。这意味着你必须在裸机中断或操作系统调度器里编写一套异常向量入口汇编保存全部工作寄存器和状态切换到内核栈或者专门的中断栈确定中断源并调用对应的 C 处理函数处理完毕恢复寄存器跳转返回被中断的代码。5.3 任务切换的典型路径对比我把实际项目里最常见的两种任务切换路径放在一起看差异非常明显Cortex-M 上的典型路径通常是某个时间基准中断比如 SysTick触发处理器进入处理模式。中断处理逻辑判断是否需要切换任务。如果决定切换就设置 PendSV 异常为挂起状态。PendSV 中断的优先级被配置为最低。等当前高优先级中断处理结束后处理器直接进入 PendSV。在 PendSV 异常处理中把当前任务寄存器从“当前任务的 PSP”上弹出来保存到任务控制块再加载下一个任务的寄存器并切换 PSP 指向新任务栈。使用特殊的 EXC_RETURN 返回机制恢复线程模式同时自动选择 PSP新任务开始跑。这套流程之所以优雅是因为 PendSV 异常天然就不会干扰其他中断且任务切换现场保存全部在任务自己的 PSP 栈上完成中断栈完全不参与任务切换。再加上硬件压栈调度器汇编代码可以写得很短。Cortex-A 的典型路径则是周期性中断进入 IRQ 模式。在 IRQ 入口汇编里把所有寄存器保存到当前任务的内核栈或者保存到某个任务上下文结构中。切换到内核栈运行调度算法。选出新任务后恢复新任务的寄存器上下文再切换 SP 到新任务的内核栈。最后执行异常返回跳回新任务的用户态代码。单从代码量上看A 上的任务切换代码要重得多而且每个细节都得自己把握中断嵌套关闭的时机、内核栈切换、寄存器保存顺序、状态恢复。所以我常说Cortex-M 的调度器像是一套“买了保险”的体系Cortex-A 的调度器更像“手动挡改装车”性能上限更高但全看司机手艺。5.4 嵌套中断与抢占模型差异Cortex-M 的嵌套中断由 NVIC 统一管理优先级分组和数值比较都是硬件完成。高优先级中断可以抢占低优先级中断的执行而低优先级中断无法干扰高优先级中断。这套硬优先级模型让实时性分析非常直观缺点是灵活性不够强。Cortex-A 对中断的抢占管理则更依赖软件。虽然异常向量表支持 IRQ 和 FIQ 两条通道但普通 IRQ 进入后如果你不主动开启中断嵌套系统会长时间关中断直到处理函数结束。要做抢占就得在处理函数里手工决定“现在是否允许更高优先级中断进来”并额外保存嵌套层级的上下文。很多 RTOS 也会把中断统一做成“中断线程化”模式把中断处理的大部分工作量放到调度器管理的线程里。6. RTOS 里的实际影响任务栈、特权级、隔离边界6.1 任务栈该选 PSP 还是内核栈我在做 Cortex-M 多任务时已经把“任务栈用 PSP、内核栈和中断栈用 MSP”变成了默认习惯。有一个很实际的收益任务栈溢出时因为压栈不会覆盖内核栈调试器至少能保留最后的中断现场。之前遇到过一版把任务和中断栈混用的代码栈溢出后现场一片混乱连 HardFault 的栈回溯都不可靠只能盲猜。Cortex-A 上的任务栈设计没有这么“一快遮百丑”。引入虚拟内存后每个任务可能拥有独立的地址空间栈通常会映射在可读写的用户页里。内核态和用户态栈分离是标配。你在 A 上设计 RTOS 时要额外考虑内核栈和用户栈的切换时机以及多级异常模式各自栈指针的切换。这里没有标准答案属于操作系统设计层面的取舍。6.2 系统调用与模式切换M 用异常编号A 用 SVC 机制Cortex-M 实现系统调用最直接的方式是触发一个 SVC 异常在 SVC 异常处理里拿到 SVC 指令的立即数从而判断调用号。由于 M 系硬件压栈调用参数往往可以直接从压栈后的栈帧里抽取写起来非常方便。Cortex-A 的 SVC 机制本质上也是类似但模式转换本身的代价和维护的复杂度更高。用户代码执行 SVC 后处理器进入 SVC 模式返回地址被自动存储之后内核代码接管。由于通用寄存器没有自动保存内核要用专门的汇编代码把所有寄存器塞进任务控制块或者内核栈。如果搞错保存位置恢复用户态时就是灾难。我这边的建议很简单在 MCU 项目里不要为了“像 Linux 一样”硬设计多层系统调用只把必须要特权访问的操作收口进 SVC其余尽量保持直接调函数。在 MPU 保护已经很完善的情况下过度系统调用只会徒增延迟和排查难度。6.3 隔离边界MPU 和 MMU 对应的安全模型Cortex-M 通常只有可选的 MPU它能配置少量内存区域的访问权限和属性但是基于物理地址的。这意味着它做不了“独立进程地址空间”这种强隔离适合做“任务间访问防火墙”。我经常把它用来保护关键配置区和外设映射区防止一个失控任务直接改写其他设备控制寄存器。Cortex-A 的 MMU 则提供了完整的虚拟地址映射。每个用户任务或进程都能拥有一张独立的页表访问地址经过 MMU 翻译后落到不同物理页天然隔离。缺页异常、访问权限异常、缓存管理都由此展开。这是 M 系在资源紧张场景下无法复刻的能力也是为什么复杂操作系统基本都只往 A 上跑的原因。6.4 几个我真实碰到的坑第一次写 M 系列上下文切换时我误以为 CONTROL 寄存器决定栈指针就够了结果异常处理过程中硬切 PSP导致中断栈也跑了任务的栈嵌套中断一撑开直接把栈顶数据冲了。后来我明确了一条纪律CONTROL 切换栈指针的操作必须只在固定、无嵌套的调度路径里做。A 那边我踩过的坑更加经典在 IRQ 向量入口里用了 FIQ 专用的 banked 寄存器又没保存结果中断返回后破坏了主程序里同编号的寄存器。这个错误隐蔽到只有压栈现场恰好被调试器抓到才看出来。另一个常见的坑是未对齐访存。M 系对非对齐访问容忍度相对高但 A 在某些配置下非对齐访问会触发异常。我把一段从 M 上写好的环形缓冲区代码搬到 A 上因为结构体字节对齐和打包属性没处理好程序进 ABT 模式直接停摆。排查到最后发现是编译器#pragma pack和默认对齐混搭导致的。7. 从 M 到 A 的迁移建议哪些认知需要推倒重来7.1 第一认知M 的“省心”是硬件帮你兜底如果你长期只开发 Cortex-M可能要花点时间习惯 Cortex-A 的“所有现场保存都靠软件自己写”。不是 A 设计得不够好而是它把决策权交给软件这样才能在不同操作系统里形成自己的调度策略。而 M 设计的确定性决定了它更适合做硬实时控制。7.2 迁移时先改哪一个环节我自己的经验是先改异常向量和中断入口再改任务切换最后才碰外设驱动。因为异常向量和中断入口是 Cortex-A 上一切“现场保存”的基石。如果你能把 IRQ 入口的寄存器保存和返回路径写好上下文切换的问题会自然顺利很多。反过来如果你先调业务逻辑再回头修底层问题层层嵌套很难定位。7.3 怎么亲手验证这些知识点如果你现在手头只有一块 M 系列开发板也能先把基础功打牢固写一个最小 RTOS用两个任务轮流闪烁 LED然后故意把 PSP 和 MSP 用反观察异常行为。观察够深你基本就理解了两套栈的意义。如果手头有 A 系列开发板建议从裸机的串口中断开始手写一套 IRQ 入口汇编把所有寄存器保存到内存后打印出来再恢复。完成这一步你对模式切换和寄存器组的理解会比看十篇文章都管用。我最后再分享一个非常现实的技巧在调试 Cortex-M 时多看 IPSR它能立刻告诉你在哪个异常里。而在调试 Cortex-A 时多留意当前运行模式用调试器很快就能看到 CPSR 的模式字段确认自己到底是在 USR 还是 SVC。这两个小动作能在混乱的底层排查里帮你省下大半天时间。做底层开发真正拉开差距的不是背了多少个寄存器名而是能否在模式切换的那一瞬间准确知道哪些状态由硬件接管、哪些必须由代码兜住。Cortex-M 与 Cortex-A 的差异说到底就是设计哲学的具体投影。把这层窗户纸捅破你以后看任何一款新内核的手册都会轻松很多。

ARM内核深度对比：Cortex-M与Cortex-A运行模式及寄存器组解析

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