FPGA（三）UART串口协议深度解析与Verilog实现-北京尧图网络

1. UART串口协议核心解析UARTUniversal Asynchronous Receiver/Transmitter是嵌入式系统和FPGA开发中最常用的异步串行通信协议之一。它的核心特点在于无需时钟线同步仅需两根信号线TX和RX即可实现全双工通信。我们先拆解其帧结构起始位固定为逻辑0持续1个比特时间。这是帧同步的关键接收端通过检测下降沿触发采样。数据位5-9位通常为8位按低位优先传输。例如发送0x5501010101时波形顺序是1-0-1-0-1-0-1-0。校验位可选奇校验确保数据位校验位中1的总数为奇数偶校验则要求偶数。例如数据0x0100000001的偶校验位为1。停止位逻辑1持续1/1.5/2个比特时间标志帧结束。实际传输示例如下8N1格式波特率9600[起始位0][D0][D1][D2][D3][D4][D5][D6][D7][停止位1]2. 波特率与采样精度的秘密波特率决定了每个比特的持续时间。以50MHz系统时钟和9600波特率为例比特周期计算50,000,000 / 9600 ≈ 5208个时钟周期三点采样法在比特周期的1/4、1/2、3/4位置采样取至少两次相同的值作为有效数据。Verilog实现关键代码always (posedge clk) begin if (sample_point1 sample_point2) data_bit sample_point1; else if (sample_point2 sample_point3) data_bit sample_point2; end误差容忍实际应用中收发双方波特率偏差应小于2%。对于115200波特率时钟精度需优于±2304Hz。3. Verilog状态机设计实战3.1 接收模块关键设计接收状态机包含四个核心状态localparam [1:0] IDLE 2b00, START 2b01, DATA 2b10, STOP 2b11;边沿检测电路是接收起始位的核心// 三级寄存器消除亚稳态 always (posedge clk) begin rx_sync {rx_sync[0], uart_rx}; rx_edge rx_sync[1] ~rx_sync[0]; end数据采样状态机的Verilog实现要点case(state) IDLE: if (rx_edge) begin baud_cnt 0; state START; end START: if (baud_cnt BIT_CENTER) begin if (!sample_bit) begin // 确认起始位有效 bit_cnt 0; state DATA; end end DATA: if (baud_cnt BIT_PERIOD) begin shift_reg {sample_bit, shift_reg[7:1]}; if (bit_cnt 7) state STOP; end STOP: if (baud_cnt BIT_PERIOD) begin data_out shift_reg; state IDLE; end endcase3.2 发送模块优化技巧发送时序控制采用比特计数器移位寄存器组合reg [3:0] bit_count; reg [9:0] shift_reg; // [停止位][数据][起始位] always (posedge clk) begin if (tx_start) begin shift_reg {1b1, tx_data, 1b0}; bit_count 0; end else if (baud_tick) begin uart_tx shift_reg[0]; shift_reg {1b0, shift_reg[9:1]}; bit_count bit_count 1; end end提前终止机制在停止位传输到90%时即可结束当前帧为下一帧预留缓冲时间。4. 跨时钟域处理方案UART接收面临异步信号同步问题推荐三种处理方式三级寄存器同步最常用always (posedge clk) begin rx_meta uart_rx; rx_sync rx_meta; rx_delay rx_sync; end assign start_edge ~rx_sync rx_delay;过采样技术抗干扰更强16倍波特率采样采用投票机制取连续7个相同样本为有效值双缓冲存储高速场景reg [7:0] buffer_A, buffer_B; always (posedge clk) begin if (rx_done !buf_sel) buffer_A rx_data; else if (rx_done buf_sel) buffer_B rx_data; end5. 完整UART收发系统实现5.1 顶层模块集成module uart_top #( parameter CLK_FREQ 50_000_000, parameter BAUD_RATE 115200 )( input clk, input rst_n, input uart_rx, output uart_tx, output [7:0] rx_data, output rx_valid ); uart_rx #(.CLK_FREQ(CLK_FREQ), .BAUD(BAUD_RATE)) rx_inst ( .clk(clk), .rst_n(rst_n), .rx(uart_rx), .data(rx_data), .valid(rx_valid) ); uart_tx #(.CLK_FREQ(CLK_FREQ), .BAUD(BAUD_RATE)) tx_inst ( .clk(clk), .rst_n(rst_n), .tx(uart_tx), .data(tx_data), .start(tx_start), .busy(tx_busy) ); // 环回测试逻辑 assign tx_start rx_valid; assign tx_data rx_data; endmodule5.2 测试激励设计自动化测试方案task send_byte(input [7:0] data); integer i; begin #(BIT_TIME); // 起始位 uart_rx 0; for(i0; i8; ii1) begin #(BIT_TIME); uart_rx data[i]; // 低位优先 end #(BIT_TIME); // 停止位 uart_rx 1; end endtask initial begin send_byte(8hA5); send_byte(8h5A); #1000; $finish; end6. 性能优化与异常处理波特率自适应算法// 通过测量起始位宽度自动校准 always (negedge uart_rx) begin if (!busy) begin start_time $time; while(!uart_rx) #1; bit_period ($time - start_time) * 2; end end错误检测机制帧错误停止位非1奇偶校验错误溢出错误新数据覆盖未读取数据流量控制方案// RTS/CTS硬件流控 assign cts_n (rx_fifo FIFO_HIGH) ? 0 : 1; always (posedge clk) begin if (rts_n !tx_busy) begin // 允许发送数据 end end在Xilinx Artix-7平台实测数据显示优化后的UART核在115200波特率下可实现接收误码率1e-9SNR20dB时传输延迟8个系统时钟周期资源占用150 LUTs

FPGA（三）UART串口协议深度解析与Verilog实现

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