FPGA上构建RISC-V软核：从SoC架构到上板调试实战解析-北京尧图网络

去年带着这个作品去打比赛的时候我们团队其实纠结了很久做FPGA图像处理还是做接口控制器最后定了RISC-V软核这条路线。原因很直白——在FPGA上搭一个完整的RISC-V开发平台要同时啃下指令集、SoC总线、外设驱动、交叉编译、上板调试这一整条链路任何一个环节薄弱都会在答辩时露馅。而且RISC-V的开源特性意味着整个CPU核、总线、外设甚至工具链都能自己把控这恰恰是FPGA开发者最舒服的姿势硬件逻辑是我的软件指令也是我的。最终作品拿到了一等奖回头总结赢在三点方案选型没有贪大求全、SoC架构清晰可扩展、调试过程有完整的工具链支撑。这篇文章按我当时做项目的顺序来梳理从方案选型、SoC架构、关键模块设计到上板调试和踩坑实录尽量把能直接复现的命令、参数、RTL写法都留下来。对准备做FPGA软核方向比赛、毕业设计或者纯粹想从零理解RISC-V如何在FPGA上跑起来的读者应该会有帮助。1. 为什么在大赛里选FPGARISC-V这条路线1.1 指令集选型背后的权衡比赛组队第一天我们列了三个候选方案Xilinx自家MicroBlaze、ARM Cortex-M软核、RISC-V开源核。MicroBlaze确实成熟Vivado里点几下就能生成外设也有现成的IP但问题在于它不开放你想看内部实现、想改指令、想在答辩时讲清楚“CPU是怎么取指译码执行的”基本没戏。ARM软核比如Cortex-M1/M3的FPGA版本授权和工具链同样受限而且对比赛来说“重新造一个CPU”的完整过程才是评委最喜欢看到的东西。RISC-V的优势恰好打在这几个点上指令集本身是开放标准不存在授权障碍网络上能拿到从五级流水线到乱序执行的各种开源实现GCC工具链、Newlib、甚至Linux都有对应的RISC-V分支。更重要的是RISC-V的指令格式设计得很规整比如R型、I型、S型指令的立即数和寄存器字段位置相对固定译码逻辑写起来比MIPS还要顺手。对FPGA工程师来说这种“指令集与硬件逻辑高度对应”的特性让课堂里学的计算机组成原理能够直接落到RTL代码上学习曲线反而比ARM平滑。还有一个现实原因从零写一个RISC-V RV32I核在比赛的时间窗口内是可控的。我们用的核是自己按五级流水线写的大概不到1500行SystemVerilog加上总线桥和外设总共3000行上下。如果选题是ARM大概率只能拿现成IP最后答辩讲的是“我用了谁家的核”而不是“我实现了什么”对于一等奖这种目标来说差距一下就出来了。1.2 开发板与硬件资源预算选FPGA型号时我们卡了很久。最终用的是Xilinx Artix-7系列的XC7A35T逻辑单元约33KDSP slice 90个BRAM 1.8Mb。这个规模跑一个单核RV32I软核加UART、GPIO、定时器、中断控制器绰绰有余实测资源占用大概在LUT 40%、FF 25%、BRAM 85%的水平。BRAM占用偏高是因为指令和数据RAM全放在片上BRAM里后面会讲到如何省BRAM。如果你的板子是国产FPGA比如紫光同创、安路、高云其实思路完全一样只是工具链换成各自的IDEIP核命名和原语调用方式有差异RTL代码基本可以跨平台。需要特别注意的是软核频率——同一段代码在Artix-7上能跑到80~100MHz在小规模、慢速级的器件上可能只能跑到30~50MHz所以串口波特率分频、定时器预分频这些参数要根据实际跑出来的时序余量去调不能照搬。1.3 作品的整体框架整个平台分成四层硬件层RISC-V RV32I五级流水线CPU核、片上ROM/RAM、AXI4-Lite总线互连、UART、GPIO、定时器、中断控制器固件层启动代码bootloader思路的简化版、链接脚本、裸机驱动程序工具链层riscv-none-elf-gcc交叉编译器、Makefile构建脚本、串口烧录/通信脚本应用层LED流水灯、按键中断、串口回环、跑简单的Dhrystone基准程序。答辩时我们把这个框架画成一张带地址映射的内存布局图从复位向量0x00000000到外设寄存器0x40000000每一步地址访问对应哪块硬件都清清楚楚。评委问“中断入口在哪”、“UART发送寄存器怎么访问”直接指图回答节奏完全可控。这条“CPU总线外设软件”的完整度是拿奖的核心加分项。2. SoC架构与核心模块设计2.1 总线互联与地址映射我们没有直接用复杂的AXI4全协议而是选了两级结构CPU核内部是自定义的简单内存接口类似SRAM接口总线层用一个AXI4-Lite互连模块把CPU的访问转换成AXI4-Lite读/写事务再按地址译码分发到各个外设。为什么不用完整AXI4因为完整AXI4支持突发传输、乱序返回、多主多从等特性对于一个单核裸机场景这些特性用不上还会把验证复杂度拉高一个数量级。AXI4-Lite是精简版每次传输一个数据握手信号简单清晰适合教学和比赛展示。地址映射表如下8位地址总线示例实际用32位地址高4位译码地址段目标设备说明0x00000000 – 0x00000FFF指令ROM4KB存放启动代码和只读数据0x10000000 – 0x10000FFF数据RAM4KBRW数据、栈、堆0x40000000 – 0x400000FFUART数据寄存器、状态寄存器、控制寄存器0x40000100 – 0x400001FFGPIODIR、DATA、SET、CLR0x40000200 – 0x400002FF定时器LOAD、COUNT、CTRL0x40000300 – 0x400003FF中断控制器PENDING、ENABLE、THRESHOLD总线互连的写数据通路设计里有一个容易忽略的坑CPU写外设寄存器时如果外设的写响应BVALID回来太慢CPU会被卡死。我们统一要求所有从设备在收到写地址和写数据后一拍内返回写响应也就是说外设寄存器写入没有等待状态保证CPU侧不用插入stall。读通路则允许从设备插入等待周期读数据有效前拉低RVALID这样UART这类慢速外设在读取FIFO空标志时可以通过等待状态同步状态平台整体跑起来不会有“CPU挂起”的假死现象。2.2 存储系统指令RAM与数据RAM大多数开源软核默认把指令和数据统一编址到同一块RAM这样省事但比赛答辩时容易被问“哈佛结构和冯·诺依曼结构你选哪个为什么”。我们选了经典的哈佛结构指令走指令存储接口数据走数据存储接口。好处是CPU在取指和访存并行流水线效率高代价是代码里如果需要“自修改代码”比如加载程序到RAM再跳转执行就得多一道把数据从数据RAM拷贝到指令RAM的流程。RTL实现上指令RAM用同步读、数据RAM也用同步读。这个细节很重要如果数据RAM用异步读组合逻辑路径会变得很长时序收敛难度大增而同步读只需要在流水线的访存级后插入一拍代价极小。指令ROM部分我们在启动时把仿真时预置的二进制直接加载到BRAM初始化文件里用$readmemh读入.hex文件上板时这部分内容固化在BRAM初值中。BRAM资源不够时我们的省法是把只读的启动代码复位向量、初始化、main函数调用封装放到“ROM”把可读写的变量、栈放在“RAM”。如果RAM不够就把栈挪到外部SRAM接口比如板载SRAM芯片前提是总线层增加一个SRAM控制器。比赛阶段为了稳我们没有扩外部存储而是用代码优化把两个段压缩到各4KB完全够跑核心演示程序。真正的“跑Linux”不在单板裸机场景内那是另一个量级的事。2.3 外设模块UART、GPIO、定时器与中断控制器UART是每个软核平台必做的外设而且既是通信工具又是调试工具。我们用标准的16倍过采样接收端内部时钟是波特率的16倍每个位周期采样16次在位中心附近取数据。发送端就是简单的移位寄存器加波特率分频计数器。波特率分频值计算如下clk_freq 50MHz baud 115200 divider clk_freq / baud - 1 434实际操作中我强烈建议只把除数算好之后固化不要在RTL里做成可配置的寄存器因为软件侧改波特率寄存器一旦写错整个通信直接卡死排查起来非常痛苦。GPIO我们做了带SET和CLR寄存器的类型写入DATA寄存器需要读-改-写而SET寄存器能让某一位直接置1而不影响其他位这是嵌入式里很常规的设计思路。定时器做成了一个32位递减计数器软件可以读当前计数值、设置初值、开/关中断。中断控制器是最容易偷懒、但答辩时最能展示功底的部分。我们没有直接用现成的PLIC而是写了一个极简中断控制器支持16个外部中断源每源有一个PENDING位和一个ENABLE位任意使能且挂起的中断会拉高全局中断请求线CPU侧通过csrrs/csrrc指令读写mstatus.MIE位来开/关中断。中断入口地址固定为0x20000000作为一个只读跳转目标地址实际上我们在启动代码里将这部分区域映射到ROM中的一段跳转指令。虽然简陋但覆盖了RISC-V中断机制的完整链路评委问起来可以从CSR讲到异常委托再讲到向量表逻辑闭环。3. 关键设计细节与踩坑记录3.1 串口接收模块的亚稳态与采样点选择串口接收是所有外设里第一个动手写的。第一次上路我直接用系统时钟对RX信号采样收到起始位后每隔一个波特率周期采一次结果上板乱码。问题出在跨时钟域和采样点上外部RX信号与系统时钟是异步的直接用上升沿打拍很容易采到亚稳态而采样点选在位周期的开始位置离跳变沿太近一旦噪声导致跳变沿提前或延后采到的就不是稳定电平。正确做法分两步。第一对RX信号做两级同步器打两拍消除亚稳态第二用“起始位确认中点采样”策略检测到RX拉低后在半个波特率周期处再确认一次仍然是低才认为是真正的起始位之后每个位周期在位的中央采样因为位的中央离跳变沿最远抗干扰能力最好。我们的UART接收模块里放了一个位计数器和一个采样点计数器计数器计到波特率分频值得一半时采起始位之后每满一个波特率周期采数据位。这个细节讲清楚了评委基本不会再追问UART的可靠性问题。3.2 外部中断与软件流程配合中断是一个特别容易“硬件对了但软件不动”的模块。硬件侧的问题大多是边沿检测没做好——按键按下和释放都有机械抖动同一段时间内可能产生多个高低跳变如果没有去抖逻辑中断触发好几次逻辑就乱了。我们在GPIO模块里给每个按键输入加了一个20ms左右窗口的去抖状态机用定时器分频产生1ms tick连续计数20个tick保持同一电平才确认按下只有确认后的下降沿才置中断PENDING位。软件侧有个坑中断服务程序里读完PENDING后必须写1清除PENDING而且清PENDING的动作必须在处理完该事件之后做否则中断嵌套会混乱。RISC-V不像ARM有固定的中断向量表我们的启动代码在0x20000000放了一条跳转到isr_handler的指令中断服务程序里用csrrw a0, mepc, zero来获取异常返回地址这个细节很多开源代码里没有解释清楚但比赛时评委就是喜欢问这类“你是如何做特权态切换的”。3.3 跨时钟域与复位设计项目里其实只用了两个时钟域系统时钟50MHz和异步外部信号UART RX、按钮。UART RX用两级同步器解决按钮在去抖状态机里同步。真正让我长记性的是复位信号的处理方式——一开始直接把异步复位接到每个触发器的async复位端结果综合后时序报告里复位网络的扇出巨大占了大量布线资源。后来改成“异步断言、同步释放”的复位同步器外部复位信号进来后先打两拍同步到系统时钟域再用这个同步后的信号作为整个模块的异步复位。这样复位释放时刻与时钟沿对齐避免复位释放时触发器处于亚稳态同时复位网络的建立时间约束更容易满足。具体代码模式如下reg rst_sync1, rst_sync2; always (posedge clk or posedge rst_n_ext) begin if (rst_n_ext) begin rst_sync1 1b0; rst_sync2 1b0; end else begin rst_sync1 1b1; rst_sync2 rst_sync1; end end assign rst_n rst_sync2;用这个模块替换所有触发器的复位端之后时序报告中复位路径的WNS从负值转正一眼可见的收益。3.4 关于相控阵与图像处理的延伸思考决赛答辩时评委顺口问了句“这个平台还能往哪些方向扩展”我当时答了两个其一是给平台加一个AXI-Stream接口把DSP slice用起来比如做FIR滤波或者相控阵波束赋形里的复数加权RISC-V软核负责配置权值参数数据通路由FPGA逻辑完成这样软核和硬逻辑协同各干各的强项其二是加一个简单的DMA控制器把AD采集的数据批量搬到RAMRISC-V只做后处理就能支撑图像缩放双线性插值这类数据密集型算法。这两个扩展方向最终都被写进了作品文档虽然没有实现在代码里但向评委展示了“我明白FPGA软核的边界在哪里”——软核擅长控制流、不擅长数据流这个认知甚至比代码本身更能拉分。4. 从RTL到上板的完整流程4.1 工具链与工程搭建硬件工程用Vivado 2021.2如果你用Quartus流程同理。工程结构我建议一定分层比赛项目最忌讳把所有文件堆在一个目录里。我们用如下结构project/ ├── rtl/ │ ├── cpu/ // 取指、译码、执行、访存、写回 │ ├── soc/ // 总线互连、地址译码、复位同步 │ └── periph/ // uart、gpio、timer、plic ├── sim/ │ ├── tb_cpu.sv │ └── tb_soc.sv ├── sw/ │ ├── startup.S │ ├── main.c │ ├── link.ld │ └── Makefile └── fpga/ ├── constraints.xdc └── top.svRTL里CPU核心和SoC顶层分开编译仿真时可以直接例化CPU核心独立跑指令SoC仿真时再完整跑“load程序到RAM→执行→产生UART输出”的流程。这个分层设计让定位bug很直接CPU仿真的失败大概率是指令执行问题SoC仿真的失败大概率是总线或外设问题不用两套逻辑混在一起猜。软件那边用riscv-none-elf-gcc 10.1.0。安装很简单从官方release页下载xPack或者SiFive的工具链解压就能用。Makefile里最关键的三个选项是-marchrv32i、-mabiilp32、-nostdlib——因为我们没有操作系统不需要标准库的启动文件只链接自己的startup.S和精简的newlib变种甚至直接裸写寄存器操作连串口printf都是自己封装。4.2 软件侧启动代码与裸机程序启动代码是软核上电后第一条指令所在。我们的startup.S做了三件事设置栈指针sp为数据RAM的最高地址把.data段从ROM拷贝到RAM.data段初始值在ROM里运行期在RAM清零.bss段跳转到main。链接脚本里的内存布局要和硬件地址映射严格一致。脚本的关键部分MEMORY { ROM : ORIGIN 0x00000000, LENGTH 4K RAM : ORIGIN 0x10000000, LENGTH 4K }如果链接脚本和硬件地址不一致最常见的结果是程序取指正常、但访问变量时读写到错误地址表现为“编译没问题跑起来全是随机值”。我在调试时踩过一次那次卡了几乎一个下午最后是用Vivado里的ILA抓总线地址才发现RAM地址坐错了段。裸机程序里我们写了串口回环、LED流水灯、按键中断三个演示用例外加一个简化版Dhrystone计时函数用来给出“平台能跑起来且性能可测”的硬指标。Dhrystone的移植相对无脑只要在计时函数里读定时器寄存器最后换算成DMIPS/MHz。记得当时这个平台跑Dhrystone大约0.9 DMIPS/MHz虽然比商业核低但作为纯RTL实现的五级流水线已经足够拿出手。4.3 综合、布局布线与资源利用率分析综合后在Vivado里看资源报表这是一个特别能体现“项目是否落地”的环节。当时的资源数据大致如下资源使用量占总资源比例LUT1250038%FF480012%BRAM1680%DSP00%这个表格里BRAM 80%要引起警觉如果后面还想加摄像头缓存或者大FIFOBRAM会成为瓶颈。分析原因是指令ROM和数据RAM各用了4个BRAM每个BRAM配置为真双端口2KB模式再加上CPU内部的几个小FIFO整体就上来了。如果提前规划可以把指令ROM压缩到2KB、数据RAM压到2KBBRAM占用降到50%以下。这个资源感知能力在答辩时非常加分——评委喜欢看到你不仅能让功能跑起来还能解释资源花在哪里、怎么优化。布局布线阶段的时序目标我们定的约束是系统时钟50MHz综合后WNS为0.2nsPTS布线后时序WNS略降到0.05ns整体可以稳定上板。如果WNS为负不要急着改RTL先看关键路径是组合逻辑链太长还是扇出太大。我们当时一条访存路径的组合逻辑链跨了总线、地址译码、RAM降到35MHz才收敛后来优化成在地址译码后插入一级流水线寄存器把关键路径拆到两拍内时序立刻好了。这也是“CPU跑多快取决于最长组合逻辑路径”这句老话的一个实战案例。4.4 下板验证与作品演示验证分三层来做。第一层是软件仿真用Vivado的Xsim跑整个SoC testbench程序就是简单的LED翻转加串口发送时钟设为50MHz仿真跑完看UART发送帧是否和期望一致。第二层是上板点灯只跑GPIO逻辑确认CPU到GPIO地址通路正常这一步如果卡住基本是地址译码或总线握手问题。第三层才是完整演示——上电LED按流水灯模式跑按按键触发中断中断里UART输出一条事件记录串口工具能看到字符串。这个演示顺序每步之间能明确分工定位不会“一上电就全乱”却又无从下手。演示时用到的一个比较讨巧的手法在main里写一个延时循环让LED每秒跳一步同时通过UART每秒发送一次当前计数值。这样评委一眼看到“CPU真的在周期性地执行指令”而不是静态亮灯。5. 大赛中遇到的问题排查实录5.1 仿真全对、上板全灰怎么办这是软核最容易遇到的头号问题。仿真环境里一切波形完美下载到FPGA上后LED完全不动串口也不输出。排查思路按顺序走先用ILA抓CPU的取指地址确认PC是否在复位后跳到了0x00000000如果PC不动查复位释放是否正常——是不是外部复位按键一直按着或者复位同步器有bug如果PC在跑但LRAM数据不对查ROM初始化$readmemh的路径是否写死成了仿真时的绝对路径上板后BRAM初值是否成功加载如果PC和RAM都正常但外设不响应重点抓总线地址译码逻辑看看读写的是不是映射表上实际存在的地址。我们当时的“仿真对、上板灰”是ROM初始化文件路径问题仿真时$readmemh用的是绝对路径所以能读到但综合时该文件被打包时由于路径错误被忽略BRAM初值全是0CPU一条指令都没取到。记住$readmemh的路径如果写绝对路径上板和仿真行为可能不一致一定要用相对路径或者在综合过程中把文件加入Vivado工程的文件列表。5.2 串口乱码与波特率偏差上板第一次串口通信实测时输出是一堆乱码大约每四个字符错一个。排查下来是波特率分频值算错。我们的系统时钟本来是50MHz但为了方便仿真把时钟IP输出改成了12MHz改回50MHz时忘记更新UART分频参数导致发送端波特率成了115200×4接收端自然也收不对。这个问题的典型特征是“仿真完美、上板乱码且乱得有规律”——每次通信的字符偏移量固定如果乱码是固定几个字节重复基本可以锁定是波特率分频问题而不是接线问题。检查分频值、检查是否误用了仿真时降频后的时钟、检查发送和接收两端波特率是否统一三步走完一般都能解决。另外注意一点如果UART发送数据时是先发LSB最低位那软件侧打印的字符与波形图就是反着的初看容易误判成乱码。我们第一次抓波形时盯着发送端的TX线看了半天最后发现是自己的驱动发送顺序搞反了跟硬件体系无关。这个问题改成先发高位再发低位就解决了。5.3 RAM溢出与栈越界跑Dhrystone时出现过一次程序跑飞打印中途突然停止PC跳到了一个随机地址。查下来是RAM空间被.data、.bss和栈挤爆了栈向下增长覆盖了堆区写坏了一个变量程序逻辑错乱。这个问题的排查思路是用定时器周期性打印栈指针SP的值如果SP持续向低地址方向递减逼近RAM起始地址就知道栈溢出了。解决方式是调整链接脚本把栈放在RAM最顶端堆放在栈下方并且在startup.S里初始化SP时预留一段“哨兵”区域。加一个栈金丝雀在栈底放一个特定值定时检查是否被改写是比赛中展示系统设计严谨性的加分项。虽然答辩时评委没有深挖但我在文档里留了这个设计事后回看确实帮我避免了好几次隐性bug。5.4 调试三板斧ILA、串口打印、LED穷举所有复杂调试方法都不如这三招实用。ILA集成逻辑分析仪抓内部信号波形适合查总线时序和CPU状态机。代价是占BRAM和布线资源跑大程序时要注意别把资源占满。串口打印是二维调试神器在关键代码段插uart_send_str基本能定位出程序卡在哪里。我们有一次查中断没反应就是在中断服务程序入口加打印结果发现入口就没跳到问题立刻定位到中断协议层。LED点灯是最笨但最可靠的方式甚至可以直接用LED显示PC的高4位或者状态机当前状态。上板时如果ILA用不了、串口又乱码LED至少还能告诉你“CPU在动还是没动”。这套组合逻辑调试效率很高推荐每个做FPGA软核项目的人都先搭好这三条路再开始大规模调试。6. 如果想参赛我建议你额外做这几件事如果你也想做类似题目除了上面说的技术细节强烈建议在赛前演练中准备几类问题的回答为什么不用商业IP核、如何保证软核的时序收敛、RISC-V相比ARM/MIPS在硬件实现上的优势、扩展外设的工作量评估。这些问题是评委的高频考点提前写好一页纸的应答提纲现场会从容很多。答辩PPT的结构我也建议按“为什么做、怎么做、做到什么程度、还能做成什么”四段来组织每个阶段配一张可运行的结果图。最忌讳的是贴“代码截图原理图”的堆砌型PPT评委看不到你的思考过程。我们当时用了一张“地址映射数据通路”混合图配一条“从按键按下到UART输出”的完整数据流几分钟之内把整个平台的运转方式讲完了效果比四十页代码讲解好太多。最后想分享一个个人体会FPGA上做RISC-V开发平台难的不是某个模块而是“硬件和软件同时正确”的交叉验证。你在RTL里定义一个寄存器软件侧就要严格按地址和位域去访问你在软件里写了死循环硬件仿真反而会对比出异常。这种“两个世界共同工作”的区隔正是嵌入式开发的迷人之处——当你在串口助手里看到自己写的CPU跑起来打印出一行Hello World时那种成就感是单纯写软件或单纯写硬件都无法替代的。

FPGA上构建RISC-V软核：从SoC架构到上板调试实战解析

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