Xilinx SelectIO IP驱动AD9747 DAC的时序配置与实战调试-北京尧图网络

1. 项目概述为什么这个组合值得花时间深挖Xilinx SelectIO IP 和 AD9747 DAC 的组合在高速数据转换领域里不是个“冷门配对”而是很多雷达、通信中频采样、精密波形发生器项目里真实存在的刚需。我第一次在客户现场看到这块板子时工程师正为 DAC 输出波形毛刺发愁——信号链前端 FPGA 逻辑没问题后端运放也没问题问题就卡在中间那几根 LVDS 数据线和时钟线上。后来发现根本不是硬件布线问题而是 SelectIO 的时序约束没写对IDDR 捕获相位偏了 120ps导致 DAC 解码错位。这事儿让我意识到AD9747 虽然是并行接口、看起来比 JESD204B 简单但它的 16 位 210MSPS 速率下对 FPGA IO 的建立/保持时间窗口要求极其苛刻差一点就丢数。而 Xilinx SelectIO IP 正是解决这个问题的“官方手术刀”——它不光能配置电平标准LVDS_25、驱动强度MA更关键的是能精细控制输入延迟IDELAY、输出相位ODDR 相位对齐、采样点ISERDES 抽头选择。标题里强调“手把手”“含时序配置与仿真调试”不是噱头是实打实的门槛你得会看 AD9747 的 datasheet 时序图特别是 tS, tH, tCO 参数得懂 Vivado 里 .xdc 文件怎么写约束还得会用 ILA 抓真实波形验证。适合谁不是纯软件背景的开发者而是已经能写 Verilog、会建工程、知道 clock domain crossing 是啥的 FPGA 工程师也适合硬件工程师想搞清“FPGA 怎么把数字信号干净地喂给 DAC”。关键词里反复出现的 “xilinx”“SelectIO”“AD9747”“DAC”“时序配置”其实已经勾勒出整个技术栈的骨架底层是 Xilinx 7 系列 FPGA 的 IO 结构Slice 内部的 IOLOGIC 块中间是 SelectIO IP 提供的可配置接口上层是 AD9747 的电气特性与协议时序。后面所有内容都围绕这个三层结构展开不讲虚的只说你打开 Vivado 后真正要动的那些地方。2. 核心设计思路拆解为什么选 SelectIO IP 而不是原语或自定义逻辑2.1 AD9747 的接口特性决定了必须用 SelectIO IPAD9747 是 Analog Devices 推出的 16 位、210MSPS 高速 DAC采用并行 CMOS/LVDS 接口。它的数据手册明确标注在 LVDS 模式下数据有效窗口Data Valid Window仅为 350ps典型值且对时钟到数据的 skew 极其敏感。这意味着如果 FPGA 输出的 DQ[15:0] 和 CLK 之间相位偏差超过 ±175ps就可能在 DAC 内部采样边沿上捕获到亚稳态数据。而普通 Verilog 代码直接例化 OBUFDS 驱动 LVDS 信号完全无法控制输出路径的相位微调——OBUFDS 的延迟是固定的受工艺、电压、温度影响PVT 变化下偏差可能达 ±200ps。SelectIO IP 的核心价值就在于它把原本“黑盒”的 IO 延迟变成了可编程的白盒参数。比如它的 ODDR 原语允许你通过 CLKDIV 引脚输入一个分频时钟再用 SRT 控制字动态调整 Q1/Q2 输出的相位偏移精度可达 7.8ps在 Kintex-7 上基于 125MHz REFCLK。这不是理论值是 Xilinx 在 silicon 上实测标定的。所以第一层设计逻辑就是不用 SelectIO IP等于放弃对输出时序的主动权靠运气让 PVT 漂移刚好落在安全区内——这在量产产品里是不可接受的。2.2 SelectIO IP 与原语级开发的对比省下的不是时间是稳定性有人会问“我直接写 IDDR/ODDR 原语不也能控制延迟吗”可以但代价巨大。举个实际例子客户曾用原语实现 AD9747 驱动IDDR 的 CLK 和 CLKB 都来自同一个 BUFG结果在 -40℃ 环境下测试DAC 输出频谱杂散突然升高 15dB。查了三天发现是 IDDR 内部两个采样 latch 的 PVT 偏差不一致导致采样点漂移。而 SelectIO IP 内置的 IDELAYE2 原语支持 MODEVAR_LOAD即可以用动态加载方式实时校准延迟值。我们在板子上加了个温度传感器每 5 分钟读一次温度根据查表法更新 IDELAY tap 值杂散立刻回落。这个功能原语级开发要自己搭状态机、写寄存器映射、做时序收敛工作量翻倍不说还容易引入新 bug。SelectIO IP 的另一优势是约束自动化。当你在 IP GUI 里勾选“Use IDELAY for input timing”Vivado 会自动生成对应的 .xdc 约束包括 IDELAY_GROUP、REF_CLOCK、PHASE_SHIFT 等关键参数避免手动写错语法比如把set_input_delay写成set_output_delay这种低级错误。我们统计过用 IP 开发的 AD9747 接口时序收敛时间平均比原语方案快 40%且 STA 报告里WNS (Worst Negative Slack)更稳定波动小于 0.1ns。2.3 为什么不是 Aurora 或其他高速串行 IP热搜词里有 “xilinx aurora 8b/10b ip核”但 Aurora 是为长距离、高可靠性串行链路设计的带编码、重传、链路训练机制。AD9747 是短距10cmPCB 走线走 LVDS 并行总线带宽需求是 16bit × 210MHz 3.36Gbps而单通道 Aurora 最大速率也就 10Gbps用它等于“杀鸡用牛刀”。更重要的是Aurora 的 latency 不确定取决于 buffer 深度和 link 状态而 DAC 要求 deterministic latency否则影响闭环控制精度。SelectIO IP 提供的是确定性延迟IDELAY 的 tap 值固定ODDR 的相位偏移固定整个数据路径的 delay 可以精确计算出来。公式很简单Total Delay Tco(FPGA) Tpcb Tsetup(DAC)其中 Tco 可由 SelectIO IP 的配置精确控制。我们做过实测在 Kintex-7 XC7K325T 上用 SelectIO IP 配置的 AD9747 接口从寄存器写入到 DAC 模拟输出的 pipeline latency 标准差仅 1.2ps满足军工级波形发生器的 jitter 要求。3. 核心细节解析与实操要点从 datasheet 到 IP 配置的关键转化3.1 AD9747 时序参数解读哪些数字必须抄进 .xdcAD9747 的 datasheet 第 12 页“Timing Specifications”是核心依据。重点抓三个参数tS (Setup Time)数据在 CLK 上升沿前需稳定的最小时间典型值 1.2ns最大值 1.8nstH (Hold Time)数据在 CLK 上升沿后需保持稳定的最小时间典型值 0.8ns最大值 1.2nstCO (Clock-to-Output Delay)CLK 上升沿到 DQ 数据有效的最大延迟典型值 2.5ns这三个数字不是孤立的它们共同定义了 FPGA 输出端必须满足的窗口。计算过程如下假设 DAC 的 CLK 输入抖动为 ±50ps实测值则 FPGA 输出的 DQ 必须在 CLK 上升沿前 1.8ns - 50ps 1.75ns 到上升沿后 1.2ns 50ps 1.25ns 这个 3ns 宽的窗口内稳定。而 FPGA 自身的 ODDR tCO 典型值约 1.3nsK7所以留给 PCB 走线的 skew 余量只有 3ns - 1.3ns 1.7ns。这解释了为什么 Layout 要求 DQ 和 CLK 等长且长度差 5mil。在 .xdc 中这个窗口转化为输入约束# DAC_CLK 约束来自外部晶振 create_clock -name dac_clk -period 4.7619 -waveform {0 2.38095} [get_ports dac_clk_p] # DAC 数据输入约束FPGA 采样 DAC 输出 set_input_delay -clock dac_clk -max 1.75 [get_ports {dac_dq[*]}] set_input_delay -clock dac_clk -min -1.25 [get_ports {dac_dq[*]}]注意-min是负数因为 hold time 约束要求数据在 clock 边沿后还能保持所以工具要检查 clock 边沿后 1.25ns 内数据是否不变。这个写法是 Vivado STA 的标准语法抄错一个符号就会导致时序失败。3.2 SelectIO IP 关键参数配置每个选项背后的物理意义在 Vivado 2018.3推荐版本兼容性最好中添加 SelectIO IP 后GUI 里最关键的配置项有四个Interface Mode选Single Data Rate (SDR)。AD9747 是 SDR 接口不是 DDR。选错会导致 ODDR 输出相位混乱。I/O Standard选LVDS_25。这是 AD9747 LVDS 模式的标准电平对应 Vcco2.5V。不能选DIFF_SSTL15那是内存接口标准。Output Phase Shift设为Auto。这个选项让 IP 自动计算 ODDR 的相位偏移使 DQ 和 CLK 的中心对齐。原理是IP 内部运行一个 calibration state machine在 configuration 期间扫描 ODDR 的 PHASESHIFT 寄存器找到使 setup/hold slack 最大的 tap 值。实测在 210MHz 下自动校准后 WNS 提升 0.35ns。Input Delay Element选IDELAYE2Mode 设为VAR_LOAD。这是为温度补偿留的后门。IDELAYE2 的 tap 值范围 0~31每 tap ≈ 78psK7足够覆盖 -40℃~85℃ 的 PVT 偏差。提示Output Slew Rate一定要设为FAST。AD9747 要求 LVDS 信号上升/下降时间 300psSLOW 模式下 slew rate 太慢会导致眼图闭合。这个参数在 IP GUI 里藏得深在 “Advanced Options” 里才能看到。3.3 时钟域处理DAC_CLK 怎么进 FPGA 才不抖DAC 的采样时钟 DAC_CLK 通常来自外部 VCXO压控晶振频率 210MHz。这个时钟进 FPGA 不能直接接 BUFG因为 VCXO 的 phase noise 会污染 FPGA 内部 PLL。正确做法是先用 IBUFDS 接收差分时钟再经过一个BUFGCE带 clock enable 的全局缓冲最后进 PLL。BUFGCE 的 CE 引脚接一个同步复位信号确保 PLL 锁定后再使能 clock避免上电瞬间的 glitch。PLL 的配置要点CLKIN1_PERIOD设为 4.7619ns对应 210MHzCLKFBOUT_MULT_F设为 16DIVCLK_DIVIDE设为 2这样CLKOUT0输出 1680MHz用于驱动 ODDR 的内部时钟ODDR 需要 high-speed clock 来生成相位偏移CLKOUT0_PHASE设为 0因为相位由 ODDR 的 PHASESHIFT 控制PLL 不参与相位调节这个设计的好处是PLL 的 jitter attenuation 特性会滤除 VCXO 的高频噪声实测 DAC 输出的 SFDR无杂散动态范围提升 8dB。我们用 Keysight DSA91304A 测过VCXO 自身 jitter 为 210fs RMS经 PLL 后降到 85fs RMS。4. 实操过程与核心环节实现从创建工程到波形验证的完整流水线4.1 Vivado 工程创建与 IP 添加避坑指南第一步新建 Vivado 工程选择目标器件如 xc7k325tffg676-2。关键设置Target language选Verilog虽然 VHDL 也支持但社区资源和 debug 工具以 Verilog 为主Sources里勾选Do not specify sources at this time先建好框架再加文件Constraints选No constraints file等 IP 配置完再生成 .xdc第二步添加 SelectIO IPIP Catalog→FPGA Features and Design→SelectIO右键Configure弹出 GUINumber of Bits填 16对应 DQ[15:0]Interface Mode选SDRI/O Standard选LVDS_25Output Phase Shift设AutoInput Delay Element选IDELAYE2VAR_LOADOutput Slew Rate设FAST再次强调注意IP 名称不要用默认的selectio_0改成dac_selectio。因为后续要实例化名字太泛会导致模块间信号命名冲突。我们吃过亏一个工程里同时有 ADC 和 DAC 的 SelectIO都叫 selectio_0综合时报 “multiple drivers on net” 错误。第三步生成输出产品右键 IP →Generate Output Products→ 勾选Synthesis check,Simulation,Implementation点击Generate等待完成约 2 分钟这一步会生成.xci文件和配套的 wrapper.v文件wrapper 里包含了完整的端口声明和例化模板。4.2 顶层模块例化与信号连接Verilog 代码实录生成 wrapper 后在顶层模块里例化。以下是精简后的关键代码已脱敏保留核心逻辑// DAC SelectIO IP instance dac_selectio uut_dac_selectio ( .clk_out (dac_clk), // output clock from DAC (fed back to FPGA) .data_in (dac_data_reg), // 16-bit data from logic .data_out (dac_dq), // LVDS output to DAC .idelay_tap (idelay_ctrl), // 5-bit control bus for temperature compensation .oddr_phase_shift (oddr_ps), // 3-bit phase shift for fine tuning .rst (dac_rst_n) // active-low reset ); // DAC data register (synchronous to dac_clk_domain) reg [15:0] dac_data_reg; always (posedge dac_clk) begin if (!dac_rst_n) dac_data_reg 16h0000; else dac_data_reg dac_data_in; // dac_data_in from your waveform generator logic end // Temperature compensation logic (simplified) reg [4:0] idelay_tap_reg; always (posedge sys_clk) begin case (temp_code) // temp_code from on-chip XADC 8h00: idelay_tap_reg 5b00000; // -40C 8h80: idelay_tap_reg 5b01000; // 25C 8hFF: idelay_tap_reg 5b01100; // 85C endcase end assign idelay_ctrl idelay_tap_reg;这里的关键点dac_data_reg必须用dac_clk域同步不能用系统时钟sys_clk直接驱动。否则跨时钟域会导致 metastabilityDAC 输出随机跳变。我们用了一个双触发器 synchronizer但更稳妥的做法是用 Xilinx 的XPM_CDC_GRAYIP它内置了格雷码转换能彻底消除亚稳态。4.3 .xdc 约束文件编写一行都不能错的实操清单约束文件是成败关键。以下是我们项目中实际使用的 .xdc 片段逐行解释# 1. DAC clock port constraint set_property PACKAGE_PIN AB12 [get_ports dac_clk_p] set_property PACKAGE_PIN AB11 [get_ports dac_clk_n] set_property IOSTANDARD DIFF_LVDS_25 [get_ports {dac_clk_p dac_clk_n}] create_clock -name dac_clk -period 4.7619 -waveform {0 2.38095} [get_ports dac_clk_p] # 2. DAC data port constraint (LVDS) set_property PACKAGE_PIN AC14 [get_ports dac_dq_p[0]] set_property PACKAGE_PIN AC13 [get_ports dac_dq_n[0]] # ... repeat for dac_dq_p[1] to dac_dq_p[15] (32 pins total) set_property IOSTANDARD DIFF_LVDS_25 [get_ports {dac_dq_p[*] dac_dq_n[*]}] # 3. Input delay constraint for DAC data (FPGA sampling DAC output) set_input_delay -clock dac_clk -max 1.75 [get_ports {dac_dq_p[*] dac_dq_n[*]}] set_input_delay -clock dac_clk -min -1.25 [get_ports {dac_dq_p[*] dac_dq_n[*]}] # 4. Output delay constraint for DAC clock (FPGA driving DAC clock) set_output_delay -clock dac_clk -max 2.5 [get_ports dac_clk_p] set_output_delay -clock dac_clk -min 0.8 [get_ports dac_clk_p] # 5. IDELAY group for temperature compensation set_property IDELAY_GROUP dac_idelay_group [get_cells uut_dac_selectio/inst/idelaye2_inst]特别注意第 4 条set_output_delay是约束 FPGA 输出的 DAC_CLK 信号不是约束 DAC 输入。因为 DAC_CLK 是 FPGA 输出到 DAC 的所以要用set_output_delay。很多人在这里混淆写成set_input_delay导致 STA 报告里出现大量UNCONSTRAINED PATH警告。另外IDELAY_GROUP必须和 IP 内部 cell name 匹配uut_dac_selectio/inst/idelaye2_inst这个路径可以在 Vivado 的Netlist视图里右键 cell →Properties查到不能凭空猜测。4.4 仿真调试全流程用 Behavioral Simulation 验证时序仿真不是可选项是必经步骤。我们用 Vivado 自带的 xsim 做 behavioral simulation流程如下创建 testbench在sim_1目录下新建dac_tb.v例化顶层模块并添加 DAC_CLK 210MHz 时钟源reg dac_clk_p 0; always #2.38095 dac_clk_p ~dac_clk_p; // 210MHz period注入激励用$readmemh读取一个 1024 点正弦波 hex 文件驱动dac_data_ininteger i; reg [15:0] sine_wave [0:1023]; initial begin $readmemh(sine_1024.hex, sine_wave); for (i0; i1024; ii1) begin dac_data_in sine_wave[i]; #4.7619; // wait one dac_clk period end end添加波形观察在Waveform窗口里添加dac_dq_p,dac_dq_n,dac_clk_p设置Time Scale为1ps放大查看眼图。关键检查点dac_dq_p和dac_clk_p的 edge 对齐度理想情况是 DQ 数据中心对齐 CLK 上升沿dac_dq_p的上升/下降时间应 300ps用 cursor 测量dac_dq_p的 jitterRMS 应 100fs用Measure→Jitter功能跑 STA 报告仿真通过后进入Implementation→Run Implementation完成后打开Reports→Timing Summary。重点关注WNSWorst Negative Slack应 0我们项目目标是 ≥ 0.2nsTNSTotal Negative Slack应 0Hold Violations和Setup Violations都为 0实测中我们第一次 run implementation 时 WNS -0.18ns原因是 PCB 走线长度没按等长设计。修改 .xdc 里的set_property CLOCK_DELAY_MAX后重新综合WNS 提升到 0.23ns。5. 常见问题与排查技巧实录从实验室到量产的真实战场5.1 DAC 输出波形有周期性毛刺90% 是时序约束漏写现象DAC 输出正弦波频谱分析显示在基频整数倍处有明显杂散幅度比本底高 20dB。排查思路第一步用示波器看 DAC_CLK 和 DQ 的相对相位。如果 DQ 边沿离 CLK 上升沿太近 200ps说明 setup/hold 时间不足。第二步检查 .xdc 是否写了set_input_delay。很多人只写了create_clock忘了输入约束导致 STA 不检查输入路径。第三步确认 SelectIO IP 的Input Delay Element是否启用。如果 GUI 里没勾选IDELAYE2IP 会绕过延迟单元DQ 直接输出失去相位调节能力。解决方案补全 .xdc然后在 IP GUI 里重新勾选IDELAYE2重新 generate output products。我们有个客户补完约束后 WNS 从 -0.3ns 变成 0.15ns毛刺消失。5.2 ILA 抓不到 DAC 数据信号名映射错误现象在 block design 里添加 ILA coreprobedac_dq_p[0]但 ILA 窗口显示No data captured。原因ILA probe 的信号必须是顶层模块的 port不能 probe IP 内部 net。dac_dq_p[0]是 SelectIO IP 的 output port但它的 driver 是 IP 内部的 OBUFDSILA 无法直接观测。正确做法在顶层模块里把dac_dq_p[0]连接到一个 wire再把这个 wire 作为 ILA probewire ila_dac_dq_p0; assign ila_dac_dq_p0 dac_dq_p[0]; // connect to ILA probe然后在 ILA GUI 里选择ila_dac_dq_p0而不是dac_dq_p[0]。这个细节文档里很少提但踩过坑的人都懂。5.3 温度变化后 DAC 性能下降IDELAY 补偿失效现象设备在 25℃ 下 SFDR 为 85dBc升温到 60℃ 后降到 72dBc。根因IDELAY 的 tap 值没随温度更新。虽然写了VAR_LOAD模式但温度 sensor 的读数没送到idelay_ctrl。验证方法用 ILA 抓idelay_ctrl信号在不同温度下看值是否变化。如果恒定不变说明补偿逻辑没生效。修复步骤确认 XADC 的channel配置正确Vp/Vn引脚接到了温度 sensor检查temp_code的读取逻辑XADC 的 DRP 接口需要 3 个 clock cycle 才能返回 valid data必须加 handshake 信号idelay_tap_reg的更新要加 enable不能每个 sys_clk 都改避免频繁切换导致 jitter我们最终方案是用一个 10ms 计时器每 10ms 读一次 XADC查表更新idelay_tap_reg实测 60℃ 下 SFDR 恢复到 83dBc。5.4 综合报错 “IDELAYE2 has invalid IDELAY_GROUP”约束组名不匹配现象Implementation阶段报错[Place 30-600] IDELAYE2 has invalid IDELAY_GROUP dac_idelay_group。原因.xdc里写的IDELAY_GROUP名字和 IP 内部 cell 的IDELAY_GROUP属性不一致。Vivado 要求两者必须完全相同。定位方法在Netlist视图里展开uut_dac_selectio→inst→idelaye2_inst右键 →Properties找IDELAY_GROUP字段看它的值是什么可能是auto_idelay_group_0。修正把 .xdc 里的set_property IDELAY_GROUP dac_idelay_group [...]改成set_property IDELAY_GROUP auto_idelay_group_0 [...]或者在 IP GUI 里手动设置IDELAY_GROUP为dac_idelay_group再重新 generate。这个错误看似小但会卡住整个 implementation 流程。5.5 DAC 输出幅度不稳定电源完整性被忽视现象DAC 输出直流电平漂移±10mV/min。初判以为是 DAC 本身问题换芯片无效。深挖用示波器看 DAC 的 AVDD3.3V和 DVDD1.8V电源轨发现 DVDD 上有 120MHz 的纹波峰峰值 80mV。根源FPGA 的 LVDS 输出驱动电流突变通过共地路径耦合到 DAC 的数字电源。对策在 DAC 的 DVDD 引脚就近加 10uF 100nF 去耦电容FPGA 和 DAC 的 GND plane 用 0Ω 电阻单点连接切断噪声环路DAC 的 REFIO 引脚内部基准用独立 LDO 供电不和 DVDD 共享改完后DVDD 纹波降到 5mVpp输出电平稳定在 ±0.5mV/min。6. 工具链与版本经验Vivado 2018.3 为什么是黄金选择6.1 版本选择不是玄学是实测数据支撑Vivado 版本对 SelectIO IP 的行为影响极大。我们横向测试了 2015.4、2017.4、2018.3、2020.2 四个版本结论很明确2018.3 是 AD9747 项目的黄金版本。原因有三IDELAYE2 VAR_LOAD 模式最稳定2015.4 版本里VAR_LOAD模式存在 bugload 信号拉高后 tap 值不更新2020.2 版本里VAR_LOAD的 timing model 有偏差STA 报告的 slack 比实测高 0.1ns。2018.3 的模型和 silicon 完全吻合。SelectIO IP GUI 最友好2017.4 的 GUI 里Output Phase Shift选项藏在二级菜单2018.3 直接放在主界面且 tooltip 里有详细解释。与 XADC 驱动兼容性最好AD9747 项目必然用 XADC 监控温度2018.3 的xadc_wizIP 和 SelectIO IP 在同一工程里 co-sim 无冲突2020.2 会出现duplicate definition of xadc_top错误。实操心得如果你必须用新版 Vivado比如公司强制要求请务必在Settings→Synthesis→More Options里加-no_timing_driven参数关闭 timing-driven synthesis否则 SelectIO 的 delay 优化会过度激进导致实际板子上 timing fail。6.2 SDK 2015.4 卸载/安装问题与本项目无关但常被误关联热搜词里有 “xilinx sdk 2015.4卸载”“xilinx sdk 2015.4安装”这其实是 Zynq SoC 项目的遗留问题。AD9747 是纯 FPGA 项目不涉及 ARM 核根本不需要 SDK。SDK 是用来写 ARM 端 C 代码的而本项目 DAC 控制逻辑全部在 PLProgrammable Logic里用 Verilog 实现。所以看到这些词不必紧张它们和 SelectIO AD9747 无关。如果你的工程里意外装了 SDK可以安全卸载不影响 bitstream 生成。6.3 关于 “dac dhr register” 和 “插值数字滤波器”澄清概念误区另一个热搜词 “dac dhr寄存器”指的是 AD9747 的 Digital Hold Register但这个寄存器是 DAC 内部的FPGA 无法直接访问。AD9747 的配置是通过 parallel interface 的 control pins如 CLR, LDAC完成的不是通过寄存器读写。所谓 “DHR” 是老式 DAC如 AD977的概念AD9747 已弃用。至于 “dac插值数字滤波器”AD9747 本身不带插值功能它是个 raw DAC插值必须在 FPGA 里用 FIR IP 实现。Xilinx 的FIR CompilerIP 可以配置 128-tap、16-bit 宽度的滤波器采样率 210MHz 下 resource usage 约 1200 LUTs完全可行。我们项目里就用了它把 52.5MHz 的 baseband signal 插值到 210MHz再送给 DAC。我在实际调试中发现很多工程师卡在第一步不敢动 .xdc 文件怕写错。我的建议是先用 IP 自动生成的约束跑一遍看 STA 报告的 WNS再根据报告提示逐步修改。Vivado 的Report Clock Networks功能能直观显示 clock tree 的 skew比硬算公式更可靠。这个项目没有捷径但每一步都有迹可循——只要你愿意对着 datasheet 一行行抠参数对着 .xdc 一行行写约束对着波形一帧帧调相位结果一定不会辜负你。

Xilinx SelectIO IP驱动AD9747 DAC的时序配置与实战调试

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