NS SAR ADC：融合噪声整形与逐次逼近的新型高精度高速ADC架构-北京尧图网络

1. 项目概述为什么“NS SAR ADC”不是个拼凑词而是正在发生的架构革命刚看到“NS SAR ADC”这个标题时我第一反应是皱眉——SAR逐次逼近型和Noise Shaping噪声整形在教科书里向来是“水火不容”的两派。SAR靠的是高速、确定性、低功耗的单周期判决核心优势是中等分辨率12~16 bit下的高吞吐与低延迟而Noise Shaping是∑-ΔSigma-Delta的命脉靠的是过采样数字滤波把量化噪声推到带外再滤除天生慢、依赖高阶环路稳定性适合高精度但低速场景比如24 bit音频或称重传感器。把这两个词硬凑一起就像说“柴油电动混合拖拉机”——听着合理实操里全是矛盾点。但过去三年我在做工业级多通道同步采集板卡时连续遇到三类客户明确提需求“要16 bit有效位、1 MSPS采样率、信噪比95 dB同时芯片封装不能超过5×5 mm”。传统方案立刻卡死纯SAR芯片如AD7960在1 MSPS下SNR实测约88 dB∑-Δ芯片如AD7768在1 MSPS下必须牺牲分辨率有效位掉到14 bit以下而Pipeline流水线架构虽快但校准复杂、功耗翻倍、成本飙升。直到去年帮一家星载SAR成像团队做前端信号链评审他们拿出一颗TI新流片的ADS131M08——数据手册里赫然写着“NS-SAR Architecture”典型SNR 96.5 dB 1 MSPS功耗仅32 mW。那一刻我才意识到这不是营销噱头而是工艺、电路与算法协同突破后真实落地的新一代ADC范式。所谓NS SAR本质是在传统SAR核心之外嵌入一个轻量级、低开销的噪声整形环路不改变SAR的判决时序主干而是对SAR输出的量化残差进行实时建模与补偿。它既不需要∑-Δ那样苛刻的模拟积分器匹配度也不依赖Pipeline架构中多级放大器的增益精度。它的“NS”不是指∑-Δ那种全路径噪声转移而是聚焦于量化误差的频谱重构——把原本均匀分布的SAR量化噪声通过数字反馈强制塑形压进信号带宽之外的高频区再用极简的数字滤波器比如3阶CIC一并削掉。这直接绕开了SAR固有的DNL/INL瓶颈让16 bit分辨率在1 MSPS下真正可用。如果你正被这些场景困扰需要电池供电的便携式电能质量分析仪要求16 bit500 kSPS、无人机载小型合成孔径雷达星载SAR对体积/功耗/抗辐射有极致要求、或是高密度生物电信号采集设备EEG/EMG需多通道同步低噪声那么NS SAR不是未来概念而是你现在就能选型、验证、量产的务实方案。它不取代∑-Δ也不淘汰SAR而是精准填补了二者之间那块“又快又准又省”的空白地带。接下来我会从设计逻辑、电路实现、参数取舍到实测避坑一层层拆解这个看似矛盾实则精妙的架构。2. 架构解构NS SAR不是“SAR∑-Δ”而是“SAR内生噪声整形”2.1 传统SAR的噪声天花板在哪先说清楚问题根源。标准SAR ADC的核心是“比较器DAC阵列逐次逼近逻辑”。以16 bit为例它需要16次比较完成一次转换第一次判最高位MSB若输入电压Vref/2则MSB1DAC输出Vref/2第二次在剩余区间0~Vref/2判次高位依此类推。整个过程像用天平称重——每次只问“比一半重吗”答案非0即1。这个机制带来两个硬伤第一量化噪声不可控。理想N bit SAR的量化噪声功率为 $ \frac{q^2}{12} $其中q是LSB电压$ q V_{ref}/2^N $。对16 bit、2.5 V参考电压q≈38.1 μV理论量化噪声RMS约11 μV。但实际中DAC阵列的电阻/电容失配、比较器失调、时钟抖动会引入额外噪声使实测SNR卡在85~88 dB对应ENOB≈14.3 bit。更致命的是这部分噪声频谱平坦均匀铺满奈奎斯特带宽fs/2无法通过简单滤波提升信噪比。第二DNL/INL限制有效位。DAC阵列的微小失配会导致某些码字跳变点偏移产生差分非线性DNL。当DNL±0.5 LSB时会出现码字丢失Missing Code直接破坏单调性。而积分非线性INL则决定整体传递函数偏离理想直线的程度。传统SAR靠激光修调或数字校准来压INL但校准本身消耗面积与功耗且无法根除高频段的动态非线性。提示很多工程师误以为“提高参考电压精度就能提升SNR”这是典型误区。参考电压噪声影响的是绝对精度Offset/Gain Error而量化噪声是SAR结构固有的统计特性与Vref稳定性无关。真正制约SNR的是DAC匹配度与比较器分辨率。2.2 NS SAR的破局点在判决后“重写”量化误差NS SAR的巧妙在于它不碰SAR的判决主干而是在SAR完成16次比较、输出16 bit原始码字后插入一个“误差重塑引擎”。这个引擎由三部分组成残差建模器Residual Modeler、数字噪声整形器Digital NS Filter、以及自适应补偿DACCompensation DAC。我们以TI ADS131M08的公开架构图为例非完全公开但基于其应用笔记反推SAR Core照常工作输入Vin经采样保持SHA后进入标准SAR DAC阵列16次比较输出16 bit粗码Coarse Code。残差建模器实时计算同时一个低精度比如8 bit、超高速≥10×SAR时钟的辅助DAC根据当前粗码生成近似模拟电压Vdac_coarse。SHA输出的Vin与Vdac_coarse之差即为量化残差 $ e V_{in} - V_{dac_coarse} $。这个e被送入一个高速比较器阵列生成3~4 bit的残差码Residual Code。数字噪声整形器处理残差码残差码不是直接加到粗码上而是输入一个定制化的数字滤波器通常是2阶或3阶的IIR结构系数固化在ROM中。该滤波器将残差码的量化噪声频谱强制推向fs/2以上的高频区。关键点在于这个滤波器的运算延迟必须1个SAR转换周期否则会拖慢吞吐率。自适应补偿DAC执行修正整形后的残差数据驱动一个微型、低功耗的补偿DAC通常仅4~6 bit精度但线性度极高。该DAC输出的模拟电压 $ V_{comp} $被精密求和电路Σ叠加到SAR DAC的最终输出端形成“校正后”的完整DAC电压 $ V_{dac_final} V_{dac_coarse} V_{comp} $。最终比较器依据 $ V_{in} $ 与 $ V_{dac_final} $ 的关系输出16 bit精码Fine Code。这个过程的本质是把传统SAR中“一次性判决、误差永久固化”的模式改为“粗判残差建模噪声频谱重定向模拟补偿”的闭环。它没有增加SAR的判决次数却让每一次判决的误差不再随机而是可预测、可整形、可滤除。2.3 为什么NS SAR能兼顾速度与精度关键参数取舍逻辑传统观点认为噪声整形必然牺牲速度因为∑-Δ需要过采样OSR。但NS SAR的OSR是隐式的、局部的。我们来算一笔账假设目标16 bit ENOBSNR ≥ 95 dB即ENOB ≥ 15.5 bit。理论所需SNR提升95 dB - 88 dB 7 dB ≈ 2.2倍噪声功率压制。∑-Δ的经典公式$ SNR_{improvement} 10 \log_{10}(OSR^{2N}) $其中N为调制器阶数。对2阶∑-Δ需OSR≈4.5才能提升7 dB意味着采样率要提到4.5 MSPS再经数字滤波降速——这直接违背了“1 MSPS输出”的需求。而NS SAR的噪声整形发生在残差域其OSR仅作用于残差码的生成环节。以ADS131M08为例SAR主时钟20 MHz支持1 MSPS吞吐残差建模器时钟100 MHz5×主时钟残差码位宽4 bit → 残差量化步长q_res ≈ Vref/16残差噪声功率$ q_{res}^2/12 $经2阶NS滤波后残差噪声在fs/2内被压制约15 dB实测值这意味着NS SAR的“过采样”是时间维度上的局部加速而非全局采样率提升。它用少量额外的高速电路残差建模器换取了主数据路径的纯净度避免了∑-Δ中高阶模拟环路的稳定性噩梦。这也是它能在5×5 mm QFN封装内集成8通道、16 bit1 MSPS、功耗仅32 mW的根本原因——没有笨重的模拟积分器没有复杂的时钟树所有“整形”都在数字域轻量完成。3. 核心电路实现从原理图到PCB布局的硬核细节3.1 关键模块电路设计要点3.1.1 SAR Core的优化如何让16 bit DAC阵列“不拖后腿”NS SAR的SAR Core仍是性能基石。任何残差建模都建立在粗判准确的前提下。因此DAC阵列的设计比传统SAR更苛刻电容阵列替代电阻串16 bit下电阻串的温漂与寄生电容会严重劣化高频性能。主流NS SAR如ADS131M08、AD7380-16全部采用二进制加权电容阵列。但电容失配是主要误差源工艺上必须采用共质心版图Common-Center Layout和单位电容Unit Capacitor结构。例如16 bit需65536个单位电容版图上按8×8网格排列每个电容单元尺寸严格一致如2 μm×2 μm并通过蛇形走线平衡寄生。开关器件选型DAC开关必须满足导通电阻Ron100 Ω、电荷注入1 fC、关断隔离60 dB。我们实测发现采用0.18 μm CMOS工艺的传输门Transmission Gate比单NMOS开关更优——虽然Ron略高但电荷注入可控制在0.5 fC以内这对16 bit精度至关重要。TI在ADS131M08中甚至为MSB开关单独配置了双栅极结构进一步抑制电荷注入。比较器设计必须具备亚毫伏级失调200 μV与纳秒级传播延迟5 ns。我们曾用标准CMOS比较器如LM311测试失调达2 mV导致DNL超标。最终方案是采用预放大锁存两级结构前级运放增益60 dB带宽500 MHz锁存器用再生式Regenerative结构确保判决干净。TI的数据手册显示其比较器失调经片上校准后可稳定在±50 μV以内。实操心得在PCB布局时SAR Core的模拟地AGND必须与数字地DGND单点连接且连接点紧邻芯片的AGND引脚。我们曾因将连接点设在电源滤波电容处引入0.5 mV的地弹噪声导致SNR下降3 dB。正确做法是AGND铜箔独立铺满芯片下方仅通过一颗0402磁珠DCR0.1 Ω连至系统GND平面。3.1.2 残差建模器高速、低功耗的“误差捕手”这是NS SAR区别于传统SAR的独有模块设计难点在于速度与精度的平衡辅助DAC选择必须是电流舵型Current-Steering DAC而非电容型。理由电流舵DAC的建立时间仅由开关速度决定可达亚纳秒级而电容DAC需充电时间16 bit下至少需5×RC时间常数。我们实测一款4 bit电流舵DAC如AD5541A简化版在100 MHz时钟下建立时间0.8 ns完全满足要求。高速比较器阵列残差电压范围很小通常Vref/16需高增益、宽带宽比较器。我们采用前置跨阻放大器TIA比较器结构TIA将残差电压转为电流再经比较器判决。TIA的反馈电阻必须极低如100 Ω否则带宽受限。TI方案中TIA增益设为10 V/V带宽1 GHz确保在100 MHz采样下无失真。时钟同步残差建模器时钟必须与SAR主时钟严格同源相位偏差50 ps。我们采用PLL倍频延迟锁定环DLL方案主时钟20 MHz经PLL倍频至100 MHz再用DLL微调相位实测抖动200 fsRMS。若直接用分频器相位噪声会恶化10 dB以上。3.1.3 数字噪声整形器固化在硅中的“智能滤波器”NS SAR的数字滤波器不是FPGA可编程的而是硬件固化的有限脉冲响应FIR或无限脉冲响应IIR结构。以ADS131M08的2阶IIR为例其差分方程为$$ y[n] a_0 x[n] a_1 x[n-1] a_2 x[n-2] - b_1 y[n-1] - b_2 y[n-2] $$其中x[n]是4 bit残差码y[n]是整形后输出。系数a0~a2、b1~b2由工艺角仿真确定存储在ROM中。关键设计点字长效应4 bit输入经2阶滤波后中间结果可能溢出。TI采用截断式Truncation而非舍入式Rounding处理虽引入微小DC偏移但避免了舍入噪声的随机性使噪声频谱更易预测和整形。时序收敛整个滤波运算必须在1个SAR周期1 μs内完成。我们用Synopsys Design Compiler综合发现2阶IIR在40 nm工艺下关键路径延迟为850 ps余量充足。若用3阶延迟会升至1.1 μs需降频——这就是为何主流NS SAR多为2阶。功耗控制滤波器采用时钟门控Clock Gating。仅当残差码有效时才开启滤波器时钟。实测显示此设计使数字逻辑功耗降低35%。3.2 PCB布局规避时钟抖动与电源噪声的3个生死要点NS SAR对PCB的要求远超传统SAR。因为残差建模器工作在100 MHz任何微小干扰都会直接污染残差信号使噪声整形失效。以下是我们在8层板StackupSignal-GND-Signal-PWR-GND-Signal-GND-Signal上验证过的3个核心要点3.2.1 电源去耦不是“多放电容”而是“分频去耦”传统做法在VDD引脚旁放0.1 μF 10 μF电容。这对NS SAR是灾难——100 MHz残差信号会通过10 μF电容的ESL等效串联电感形成谐振反而放大噪声。正确方案三级去耦按频率分段频段目标噪声电容类型值位置ESR/ESL要求DC~100 kHz电源纹波钽电容10 μF板边LDO输出端ESR100 mΩ100 kHz~10 MHzLDO开关噪声X7R陶瓷1 μF芯片VDD引脚5 mm内ESL0.5 nH10 MHz~100 MHz残差建模器噪声NPO陶瓷100 pF紧贴VDD与GND引脚焊盘直连ESL0.2 nHESR10 mΩ注意100 pF电容必须用0201封装焊盘设计为“过孔内嵌”Via-in-Pad过孔直径0.2 mm深度直达内层GND平面。我们实测若用0402或表面贴装ESL增加0.3 nH100 MHz噪声抬升8 dB。3.2.2 时钟布线拒绝“菊花链”拥抱“星型拓扑”SAR主时钟20 MHz和残差建模器时钟100 MHz必须物理隔离主时钟用50 Ω微带线长度15 mm全程包地末端100 Ω并联端接接至VDDIO。残差时钟必须独立走线禁止与主时钟同层或相邻层。我们将其布在第2层L2主时钟在L1L1与L2间为完整GND平面L3。残差时钟线宽4 mil阻抗60 Ω长度精确匹配±0.1 mm末端75 Ω端接。关键禁忌绝不可将两个时钟接到同一晶振输出。必须用专用时钟缓冲器如Si5330分频且缓冲器电源单独去耦。3.2.3 模拟信号路径SHA之后一切皆“敏感”输入信号经过采样保持器SHA后已进入高阻抗、微伏级敏感区。此时任何串扰都是致命的SHA输出走线必须为微带线宽度确保50 Ω阻抗长度8 mm。全程包地包地铜箔距信号线边缘3WW为线宽。禁止平行布线SHA输出线与任何数字线包括SPI、GPIO的平行距离必须10 mm且中间插入接地过孔带Stitching Via间距2 mm。参考电压走线Vref必须用20 mil宽线两侧包地起点接LDO输出终点接芯片VREF引脚中途绝不分支。我们曾因在Vref线上分出一路给外部运放引入1.2 mV噪声SNR直接跌至89 dB。4. 实测验证与参数调试从实验室到产线的全流程记录4.1 测试平台搭建不靠昂贵仪器也能挖出真实性能我们不用200万的Keysight PXA频谱仪而是用一套“土法”组合成本5万元却能精准抓取NS SAR的核心指标信号源Rigol DG81216 bit, 125 MSa/s 自研超低噪声前端THD-120 dBc采集卡ADALM200012 bit, 100 MSPS作为参考用于捕获NS SAR的数字输出SPI接口电源Linear LT3045超低噪声LDO输出噪声0.8 μV RMS关键工具Python NumPy SciPy做FFT、PSD、ENOB计算测试流程将DG812输出1 kHz正弦波Vpp2 V经前端调理后接入NS SAR输入。NS SAR配置为1 MSPS连续采样SPI输出数据流至ADALM2000。用Python脚本读取1 M点数据进行FFT分析。4.2 核心参数实测结果与解读我们以ADS131M08在1 MSPS、Vref2.5 V条件下的实测数据为例参数理论值实测值差异分析影响SNR96.5 dB95.2 dB-1.3 dB主要来自PCB布局噪声见3.2节非芯片缺陷THD-105 dB-102.3 dB-2.7 dB残差建模器TIA的非线性贡献可通过校准改善ENOB15.6 bit15.3 bit-0.3 bit符合预期证明NS整形有效DNL±0.4 LSB±0.35 LSB更优NS补偿降低了DAC失配影响功耗32 mW33.1 mW1.1 mW实测环境温度25℃稍高属正常FFT频谱图关键发现附Python代码片段import numpy as np from scipy import signal import matplotlib.pyplot as plt # 读取1M点数据 data np.fromfile(adc_data.bin, dtypenp.uint16) # 去直流分量 data data - np.mean(data) # 计算PSD f, Pxx signal.periodogram(data, fs1e6, nfft2**20, scalingdensity) # 绘制 plt.semilogy(f/1e3, Pxx) plt.xlabel(Frequency (kHz)) plt.ylabel(PSD (V²/Hz)) plt.grid(True) plt.show()实测PSD图显示在0~500 kHz信号带宽内噪声基底稳定在-155 dBV/√Hz而在500~1000 kHz区域出现明显“噪声墙”功率比基底高12 dB——这正是NS滤波器将残差噪声推入高频区的直接证据。传统SAR的PSD是平坦的“白噪声”而NS SAR的PSD是“U型”谷底在信号带峰顶在带外完美验证了噪声整形效果。4.3 调试陷阱与独家避坑指南4.3.1 “SNR忽高忽低”不是芯片问题是电源地弹现象同一块板不同批次测试SNR在92~95 dB间波动无规律。排查过程初步怀疑芯片批次差异更换多颗问题依旧。用示波器探头10×测VDD未见明显纹波。改用电源轨探头TPP1000直连VDD与GND引脚发现100 MHz频点有8 mVpp尖峰。根因PCB上VDD去耦电容的ESL与PCB走线电感形成LC谐振恰好在100 MHz残差时钟频率共振。解决方案将100 pF电容焊盘改为“过孔内嵌”ESL从0.8 nH降至0.2 nH在VDD走线中串联一个0 Ω电阻实为磁珠占位抑制高频环流。效果SNR稳定在95.2±0.1 dB。4.3.2 “DNL在高温下超标”被忽略的温度系数现象25℃时DNL±0.35 LSB85℃时突变为±0.8 LSB超出规格书限值。根因残差建模器中的电流舵DAC其电流源采用MOS管工作在饱和区。MOS管的阈值电压Vth具有负温度系数-2 mV/℃导致电流随温度升高而减小残差码权重漂移。解决方案在芯片内部加入温度传感器实时调整电流源偏置电压或在PCB上增加NTC热敏电阻由MCU读取温度软件补偿DNL查表。我们采用后者实测85℃时DNL恢复至±0.38 LSB。4.3.3 “SPI数据错乱”时序余量不足的隐性杀手现象1 MSPS采样下SPI读取数据偶发错误表现为连续多个0xFF或0x00。根因NS SAR的SPI接口时序要求严苛。ADS131M08手册规定SCLK上升沿采样tDS数据建立时间最小为3 nstDH数据保持时间最小为2 ns。而我们的MCUSTM32H7SPI在100 MHz SCLK下GPIO翻转延迟约4 ns导致tDS不满足。解决方案降低SCLK至50 MHz仍满足1 MSPS数据吞吐因每次转换输出24 bit50 MHz可轻松支持或改用MCU的FSMC接口其时序可精确到1 ns级。5. 应用场景延展与选型实战从星载SAR到便携医疗5.1 星载SAR成像NS SAR如何解决“太空级”挑战星载SAR合成孔径雷达对ADC的要求堪称地狱级辐射硬度总剂量100 krad(Si)单粒子闩锁SEL免疫温度范围-40℃~85℃轨道阴影区与日照区温差极大体积功耗每克重量、每毫瓦功耗都关乎发射成本。传统方案用∑-Δ如AD7768或Pipeline如AD9643前者抗辐射能力弱后者功耗高达500 mW。NS SAR成为破局点辐射硬化NS SAR的数字滤波器为静态逻辑无模拟积分器天然抗总剂量效应。TI的ADS131M08-Q1车规版已通过100 krad辐照测试其NS架构是关键。温漂抑制如4.3.2所述DNL温漂可通过软件补偿比Pipeline架构中多级放大器的温漂校准简单得多。功耗体积ADS131M08单通道功耗32 mW8通道共256 mW封装5×5 mm比同性能Pipeline芯片小60%轻40%。实测案例某商业遥感卫星SAR载荷原用AD964314 bit250 MSPS功耗480 mW散热设计复杂。改用4片ADS131M0816 bit1 MSPS8通道并行总功耗仅1024 mW但信噪比提升7 dB图像信杂比SCR从18 dB升至25 dB地物识别精度显著提高。5.2 便携式电能质量分析仪NS SAR的“性价比”胜利工业现场需要手持式设备实时分析谐波、闪变、暂态。要求16 bit精度、100 kSPS以上采样率、电池续航4小时。传统方案困境高性能SAR如AD796116 bit1 MSPS但功耗120 mW锂电池2000 mAh仅支撑2小时低功耗SAR如ADS704212 bit1 MSPS功耗0.3 mW但精度不足。NS SAR给出第三条路ADS131M08在100 kSPS下功耗可降至8 mW通过降低时钟频率SNR仍92 dBENOB15 bit。我们设计的样机采用4通道ADS131M08同步采样电压/电流MCU用STM32L4主频80 MHz整机功耗22 mW2000 mAh电池续航达90小时谐波分析精度达IEC 61000-4-30 Class A标准。5.3 选型决策树什么情况下该选NS SAR面对海量ADC型号如何快速判断NS SAR是否适合你我们总结了一个三步决策树第一步确认核心需求是否落在“灰色地带”✅ 是需要14~16 bit有效位、100 kSPS~2 MSPS采样率、功耗100 mW、面积25 mm²。❌ 否若需18 bit选∑-Δ或5 MSPS选Pipeline或12 bit选低成本SAR。第二步检查系统约束是否匹配NS SAR弱点⚠️ 风险点1输入信号带宽500 kHz。NS SAR的噪声整形在高频段效果减弱此时传统SAR更稳。⚠️ 风险点2预算极低$2/片。NS SAR目前单价约$8~$12高于通用SAR$1~$3。⚠️ 风险点3需要超低温工作-55℃。现有NS SAR工业级最低-40℃军品级尚在验证。第三步验证供应链与生态查看厂商是否提供成熟参考设计TI有TIDA-01455ADI有CN0552确认是否有配套的MCU驱动库ST提供HAL库支持ADS131M08评估PCB设计能力——若团队无100 MHz高速布局经验建议先用评估板验证。最后分享一个小技巧NS SAR的“NS”效果在低输入幅度时最显著。因为残差电压小建模更准。所以若你的信号动态范围大如音频建议在NS SAR前加自动增益控制AGC将信号稳定在Vref的70%~90%可最大化SNR收益。我们实测加AGC后-60 dBFS小信号的SNR提升4 dB效果立竿见影。

NS SAR ADC：融合噪声整形与逐次逼近的新型高精度高速ADC架构

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