AXI总线实战：Lite控制、Stream传输与MM外设的FPGA落地指南-北京尧图网络

1. 这不是“又一篇AXI教程”而是你真正能焊在板子上跑起来的总线实战笔记我带过二十多个FPGA初学者项目从数码管动态显示到温控风扇再到交通灯系统几乎所有人卡在同一个地方不是不会写Verilog也不是看不懂时序图而是当Xilinx SDK弹出“AXI Slave not responding”报错、Vivado Block Design里连线突然变灰、或者用ILA抓到一串乱码地址数据时整个人就懵了——明明照着官方文档连的线为什么PS端读不到PL端寄存器为什么AXI4-Stream视频流进不去DMA为什么AXI4-Lite写入0x4000_0000地址后LED就是不亮这根本不是“协议没学懂”的问题。AXI总线从来就不是靠背诵五通道信号定义就能落地的东西。它是一套硬件级契约体系主设备和从设备之间必须严格遵守握手节奏、响应语义、地址对齐规则、突发长度约束甚至时钟域交叉时的采样策略。一个信号拉高时机差半个周期整个传输就卡死一个READY信号没按规范置低DMA就会永远等待一个ID字段没对齐中断控制器就认不出是谁发来的请求。这篇part.11不讲AXI协议PDF第37页的时序波形图也不堆砌AXI4/AXI3/AXI-Lite的版本对比表。我们直接拆解三个真实工程场景AXI4-Lite控制LED阵列用Zynq PS端C代码写寄存器PL端用纯逻辑解码实测亚稳态防护方案AXI4-Stream传输摄像头原始图像从OV5640传感器输出Bayer数据经PL端去马赛克Bayer to RGB再通过AXI DMA送入PS内存全程零丢帧AXI4 Memory-Mapped挂载自定义外设把一个FPGA实现的SPI控制器封装成AXI Slave让Linux驱动像操作标准SPI设备一样调用ioctl。所有代码、Block Design截图、ILA抓取波形、Vivado Tcl脚本、SDK编译参数全部来自我手头正在跑的EGO1开发板Xilinx Artix-7 XC7A35T和ZedBoardZynq-7000。没有“理论上可行”只有“实测能跑通”。如果你正被AXI折磨得想砸板子这篇就是为你写的——它不教你背协议只告诉你怎么让协议在你的板子上活过来。2. AXI总线设计底层逻辑为什么必须放弃“总线数据搬运工”的思维2.1 AXI不是管道是带仲裁器的高速公路收费站新手常把AXI想象成一条“数据管道”主设备往里塞数据从设备从另一头取。这是致命误解。AXI本质是一套多主多从、带信用机制credit-based、支持乱序响应的事务型总线。它的核心设计哲学是解耦请求与响应允许流水线深度优化但强制状态机级同步保障一致性。举个最直观的例子AXI4 Memory-Mapped中一次写操作包含两个独立阶段——Write Address ChannelAW主设备发出地址控制信息如burst length4, size4byteWrite Data ChannelW主设备发送实际数据可分多次每次最多8beatWrite Response ChannelB从设备返回响应OKAY/SLVERR/EXOKAY。关键点在于AW和W可以完全异步。主设备发完AW后可以立刻去干别的事比如发起另一个读请求W通道的数据包可能晚几个周期才到而B通道的响应甚至可能比W数据还早到达如果从设备内部有缓存。这种解耦极大提升了吞吐量但也意味着你不能假设“发完地址就立刻能发数据”你不能假设“数据发完就立刻收到响应”你必须用ID字段AWID/WID/BID来匹配哪个响应对应哪次请求——这就是AXI的“事务标识符”机制。提示在Vivado Block Design中所有AXI IP核如AXI GPIO、AXI UART、AXI Timer的ID宽度默认为12位。如果你的系统里有超过4096个并发事务极罕见才需要手动调整。但更常见的是ID位宽不匹配导致B通道响应丢失——比如PS端AXI GP口ID12bit而你自定义的AXI Slave IP设成了ID4bit那么高位ID会被截断PS永远收不到对应响应。2.2 三大AXI变体的本质差异Lite/Stream/Memory-Mapped不是“简化版”而是“专用协议”网络上充斥着“AXI4-Lite是简化版AXI4”的说法这直接导致初学者用Lite去接高速视频流结果DMA卡死。真相是AXI4-Lite、AXI4-Stream、AXI4 Memory-Mapped是针对完全不同应用场景设计的协议子集它们共享信号命名但语义天差地别。协议类型核心目标地址机制数据传输模式典型应用关键限制AXI4-Lite寄存器级配置访问固定地址无burst每次1个beat32/64bit控制LED、读取ADC值、配置IP核寄存器不支持burst无数据通道分离无ID字段或固定为0AXI4-Stream高速连续数据流无地址纯流式连续beatTLAST标记帧尾摄像头视频流、音频PCM、FFT输出不支持backpressure需用TREADY/TVALID握手无事务概念无响应通道AXI4 Memory-Mapped大容量内存映射访问支持burstINCR/FIXED/WRAP多beat突发地址自动递增DDR读写、AXI DMA、挂载自定义外设必须严格遵循地址对齐如64bit数据需64bit对齐、burst length≤256特别注意AXI4-Stream的“无地址”特性它根本没有AW/AR通道只有TVALID/TREADY/TLAST/TDATA/TUSER五根信号。这意味着它不能用于随机访问某个内存位置它天然适合“生产者-消费者”模型如摄像头→FPGA图像处理→DMA→PS内存TREADY信号是流控核心——当FPGA处理模块来不及消费时拉低TREADY上游就暂停发送避免数据溢出。这比AXI-MM的backpressure机制更轻量但要求设计者必须显式处理流控逻辑。2.3 Zynq SoC中的AXI层级为什么你的PS-PL连接总出问题Zynq-7000的AXI总线不是一张平面图而是三层嵌套结构PS内部AXIARM Cortex-A9处理器核、L2 Cache、OCMOn-Chip Memory之间的高速互联频率可达667MHzPS-PL桥接AXI通过GPGeneral Purpose、HPHigh Performance、ACPAccelerator Coherency Port三类接口连接PL。其中GP接口单向32bit最高100MHz适合Lite和低速MM访问HP接口64bit双向支持burst最高200MHz专为AXI DMA和高速外设设计ACP接口支持Cache一致性用于CPU与PL加速器协同如OpenCL kernel但调试复杂度极高初学者慎用PL内部AXI用户逻辑实现的AXI Slave或Master通过AXI Interconnect IP核接入PS桥接端口。最常见的错误是把需要高带宽的AXI4-Stream视频流接到GP口只支持Lite结果Vivado综合时报“AXI interface width mismatch”或者运行时DMA传输速率卡在30MB/sGP口理论极限。实测数据在ZedBoard上HP口AXI DMA持续写DDR可达750MB/s而GP口仅80MB/s。注意AXI Interconnect IP核不是“万能胶水”。它内部有仲裁器、地址解码器、跨时钟域同步器。当你把多个AXI Master如PS GP 自定义DMA连到同一AXI Slave时Interconnect会根据优先级仲裁请求。但若Slave未正确实现READY信号比如始终拉高仲裁器会饿死其他Master——这就是为什么有时PS能读寄存器但自定义DMA却一直等不到响应。3. AXI4-Lite实战从点亮第一个LED开始的寄存器级控制3.1 工程目标与硬件选型为什么选择AXI GPIO而非纯逻辑IO本节目标用Zynq PS端C代码控制PL端8个LED实现呼吸灯效果。看似简单但这是验证AXI-Lite链路完整性的黄金标尺。很多人用纯GPIO如EMIO也能点亮LED但那绕过了AXI总线无法测试地址映射、寄存器读写、中断响应等核心能力。我们选择Xilinx官方IP核AXI GPIO原因有三它是经过Xilinx全平台验证的AXI-Lite Slave行为确定支持双通道Channel 1为输出LEDChannel 2为输入按键便于后续扩展内置可配置寄存器DATA、TRI、INTERRUPT符合AXI-Lite规范单beat、无burst、ID固定为0。硬件平台ZedBoardZynq-7020PS端运行PetaLinux 2021.2PL端使用Vivado 2021.2。关键约束LED物理引脚LD0-LD7 → MIO[27:20]EMIO模式下需重映射到PLAXI GPIO Base Address0x4120_0000Vivado中Block Design自动生成中断号IRQ_F2P[0]对应PL-to-PS中断0。3.2 Vivado Block Design构建四步完成AXI-Lite链路Step 1添加ZYNQ7 Processing System IP双击配置在“PS-PL Configuration”中勾选“GP Master AXI Interface”启用GP0在“Clock Configuration”中设置FCLK_CLK0100MHzGP口时钟在“Interrupts”中勾选“Fabric Interrupts”并分配IRQ_F2P[0]给AXI GPIO中断。Step 2添加AXI GPIO IP核IP Catalog搜索“axi_gpio”添加实例双击配置“All Inputs” → 勾选“Single Channel”我们只用输出通道“Width” → 设为8对应8个LED“Enable Interrupt” → 勾选为后续按键中断准备“Include Emulation Files” → 不勾选减少资源占用。Step 3连接AXI-Lite总线将ZYNQ7的S_AXI_GP0接口拖到AXI GPIO的S_AXI接口Vivado自动创建AXI Interconnect若未出现手动添加AXI Interconnect IP并连接将AXI GPIO的ip2intc_irpt连接到ZYNQ7的IRQ_F2P[0]将AXI GPIO的gpio_io_o[7:0]连接到顶层模块的led_o[7:0]物理引脚约束文件已定义。Step 4地址分配与生成输出Run Connection Automation自动连接时钟/复位Tools → Validate Design确认无错误在Address Editor中找到AXI GPIO的Base Address默认0x4120_0000Size64KB足够覆盖所有寄存器Generate BitstreamExport Hardware包含.bit和.xsa文件。实操心得很多初学者卡在“Validate Design失败”常见原因是未勾选ZYNQ7的“GP Master AXI Interface”。Vivado不会明确提示“缺少AXI Master”只会报“Unconnected port”。此时右键ZYNQ7 IP → “Customize IP” → 切换到“PS-PL Configuration”标签页务必检查GP0/GP1是否Enable。另外AXI Interconnect的“Address Width”必须≥AXI GPIO的地址位宽通常32位否则Address Editor中看不到设备。3.3 PS端C代码用裸机驱动操作寄存器导出硬件后在Vitis中新建Application ProjectHello World模板替换main.c#include xparameters.h #include xgpio.h #include xil_io.h #include xscugic.h #define GPIO_DEVICE_ID XPAR_GPIO_0_DEVICE_ID #define INTC_DEVICE_ID XPAR_SCUGIC_0_DEVICE_ID #define GPIO_INTERRUPT_ID XPAR_FABRIC_GPIO_0_IP2INTC_IRPT_INTR XGpio Gpio; // GPIO驱动实例 XScuGic Intc; // 中断控制器实例 // 中断服务函数暂空后续加按键功能 void GpioIntrHandler(void *CallBackRef) { XGpio_InterruptGlobalDisable(Gpio); XGpio_InterruptClear(Gpio, 1); // 清除Channel 1中断 XGpio_InterruptGlobalEnable(Gpio); } int main() { int Status; u32 LedValue 0x01; // 初始化GPIO Status XGpio_Initialize(Gpio, GPIO_DEVICE_ID); if (Status ! XST_SUCCESS) return XST_FAILURE; // 设置方向所有位为输出 XGpio_SetDataDirection(Gpio, 1, 0x00); // Channel 1, 0x00输出 // 初始化中断控制器 Status XScuGic_DeviceInitialize(Intc, INTC_DEVICE_ID); if (Status ! XST_SUCCESS) return XST_FAILURE; // 注册中断处理函数 Status XScuGic_RegisterHandler(Intc, GPIO_INTERRUPT_ID, (Xil_ExceptionHandler)GpioIntrHandler, Gpio); if (Status ! XST_SUCCESS) return XST_FAILURE; // 使能GPIO中断 XGpio_InterruptEnable(Gpio, 1); XGpio_InterruptGlobalEnable(Gpio); // 主循环呼吸灯效果 while(1) { XGpio_DiscreteWrite(Gpio, 1, LedValue); // 写入Channel 1 usleep(100000); // 100ms LedValue (LedValue 1) | (LedValue 7); // 循环左移 } return 0; }关键点解析XGpio_DiscreteWrite(Gpio, 1, LedValue)底层调用Xil_Out32(BaseAddr 0x00, Value)即向AXI GPIO的DATA寄存器偏移0x00写入值AXI GPIO寄存器映射DATA0x00,TRI0x04方向寄存器,INTERRUPT_STATUS0x10Xil_Out32函数由Xilinx SDK自动生成它将CPU的store指令翻译为AXI-Lite写事务经GP0口发送到PL。3.4 调试技巧用Vivado Logic Analyzer抓取AXI-Lite波形当LED不亮时不要急着改代码。先用ILAIntegrated Logic Analyzer验证AXI-Lite链路在Block Design中右键AXI GPIO的s_axi接口 → “Debug” → “Set as Debug Probe”Tools → Run Synthesis → Open Synthesized DesignWindow → Show Target → 选择ILA核添加信号s_axi_awaddr,s_axi_awvalid,s_axi_wdata,s_axi_wvalid,s_axi_breadySet Trigger Conditions_axi_awvalid1 s_axi_wvalid1Generate BitstreamProgram DeviceRun Hardware Server。实测波形分析若awaddr始终为0x0000_0000说明PS端未正确配置Base Address检查XParameters.h中的XPAR_GPIO_0_BASEADDR若wdata值正确但LED不亮检查gpio_io_o是否连接到顶层引脚Vivado中打开Constraints → I/O Planning确认led_o[0]绑定到正确MIO若bready一直为0可能是AXI GPIO IP核未使能双击IP核确认“Enable All”已勾选。注意ILA采样深度有限默认1024点。对于呼吸灯这种慢速操作建议将Trigger设置为awvalid wvalid的上升沿并增加Pre-trigger Samples如512确保捕获到完整的写事务。另外AXI-Lite的awvalid和wvalid通常在同一周期有效因为单beat若看到二者相位差1cycle说明PS端时钟域与PL端不一致——检查ZYNQ7 IP核中FCLK_CLK0是否与AXI GPIO的aclk同源。4. AXI4-Stream实战OV5640摄像头Bayer转RGBDMA零丢帧传输4.1 系统架构设计为什么必须用AXI4-Stream而非AXI-MM本节目标将OV5640摄像头DVP接口YUV422格式的原始数据经PL端Bayer转RGB处理再通过AXI DMA送入PS端DDR内存供OpenCV实时处理。关键指标640x48030fps即27.6MB/s原始数据流。若用AXI-MM每次写DDR需发起地址数据事务CPU需管理每个像素地址Burst length受限于DDR控制器且地址递增逻辑复杂无法利用DMA的硬件流水线CPU负载100%。AXI4-Stream方案优势摄像头输出天然符合Stream特性连续像素流AXI DMA可直接接收TVALID/TREADY信号硬件自动搬运PL端处理模块Bayer2RGB只需关注流控无需地址计算整个链路无软件干预CPU仅需配置DMA起始地址和长度。系统信号流OV5640(DVP) → PL Video Timing Controller → Bayer2RGB IP → AXI4-Stream FIFO → AXI DMA → DDR4.2 PL端Bayer2RGB逻辑实现用纯Verilog还是IP核OV5640输出Bayer格式RGGB排列需转换为RGB三通道。有两种方案Xilinx Video Processing Subsystem IP集成Bayer2RGB、Color Space Convert、Scaler等但资源消耗大约3000 LUT且配置复杂自定义Verilog模块用查找表LUT实现插值算法资源仅需800 LUT时序干净。我选择后者核心算法对每个G像素直接取原值对R像素用周围4个G像素平均对B像素用周围4个G像素平均对G像素在R/B位置用周围2个R/B像素和2个G像素加权平均。Verilog关键代码片段// 输入bayer_data[15:0] (10bit RGGB) // 输出rgb_data[23:0] (8bit R,G,B) always (posedge clk) begin if (rst_n 1b0) begin rgb_r 8h00; rgb_g 8h00; rgb_b 8h00; end else if (tvalid_in) begin case (pixel_pos) // 2x2 pattern: 0R, 1G, 2G, 3B 2b00: begin // R pixel rgb_r bayer_data[15:8]; rgb_g (g0 g1 g2 g3) 2; // g0~g3为邻近G像素 rgb_b (b0 b1 b2 b3) 2; end 2b01: begin // G pixel (R row) rgb_r (r0 r1) 1; rgb_g bayer_data[15:8]; rgb_b (b0 b1) 1; end // ... 其他位置 endcase end end实操心得Bayer插值算法有多种双线性、Malvar、VNG精度越高资源越多。实测双线性插值在640x480下视觉效果足够且时序收敛快。关键技巧所有加法用$signed强制有符号运算避免溢出用(* keep *)属性保留中间寄存器方便ILA抓取调试。4.3 AXI DMA配置与PS端驱动如何避免DMA传输卡死AXI DMA IP核配置要点Read Channel连接Bayer2RGB的AXI4-Stream输出m_axis_mm2s_tdata等Write Channel连接DDRs_axi_lite用于配置m_axi_mm2s用于数据写入Data Width设为64bit匹配DDR控制器Buffer Length设为6404803921600 bytes单帧RGB大小Enable Scatter Gather不勾选简化模式适合单缓冲。PS端驱动Linux环境下# 加载DMA驱动 modprobe xilinx_dma # 查看设备节点 ls /dev/xdma* # 分配DMA缓冲区用户空间 dd if/dev/zero of/dev/xdma0_h2c_0 bs1M count2 # 启动传输需编写用户程序调用ioctl ./dma_app --start --size 921600 --addr 0x10000000常见问题排查DMA不启动检查m_axi_mm2s_aclk是否连接到DDR控制器时钟通常为100MHz传输速率不足在Vivado中打开AXI DMA的“Performance Monitor”查看Bytes Transferred计数器若远低于理论值100MHz*8byte800MB/s说明Stream源端TREADY未及时拉高——检查Bayer2RGB模块是否在满负荷时拉低TREADY图像错位DMA Buffer Size设置错误或PS端未正确对齐内存地址需用posix_memalign分配64byte对齐内存。4.4 性能实测与优化从25fps到30fps的临界突破初始配置下实测帧率仅25fps瓶颈在Bayer2RGB模块的时序。用Vivado Timing Report分析关键路径bayer_data - pixel_pos - rgb_r/g/bslack-1.2ns原因插值计算中多级加法链过长。优化方案流水线打拍在加法链中插入两级寄存器将组合逻辑拆分为3级资源换速度用Block RAM实现插值系数LUT避免逻辑门延迟时钟域隔离摄像头输入时钟25MHz与DMA写时钟100MHz不同用Async FIFO桥接避免亚稳态。优化后Timing Slack达0.8ns帧率稳定30fps。ILA抓取Stream波形显示tvalid与tready始终同步无backpressure发生。提示AXI4-Stream的TLAST信号必须严格对应帧尾。OV5640每帧结束时DVP的VSYNC下降沿需用同步器采样后生成TLAST。若TLAST提前或延后1个clockDMA会截断或拼接帧——这是图像撕裂的根源。实测用两级FF同步VSYNC再经计数器生成TLAST误差1ns。5. AXI4 Memory-Mapped实战将FPGA SPI控制器封装为Linux可识别外设5.1 为什么需要AXI-MMLite和Stream都不够用前两节解决了“控制”和“搬运”但工业场景常需“标准外设兼容”。例如现有Linux驱动已支持标准SPI设备/dev/spidev0.0但硬件SPI控制器在FPGA中实现。若用AXI-Lite需重写驱动若用AXI-StreamSPI本身不是流式协议有CS、CLK、MOSI/MISO、命令/数据区分。唯一方案将FPGA SPI控制器封装为AXI4 Memory-Mapped Slave使其在Linux下表现为标准platform device。AXI-MM在此场景的优势支持任意地址空间映射如0x43C0_0000Linux内核可将其注册为resource支持burst读写适合SPI FIFO批量操作可定义标准寄存器布局CR、SR、TXR、RXR与ARM PrimeCell SPI兼容中断信号可直连PS IRQ触发内核中断处理。5.2 自定义AXI-MM SPI Slave设计寄存器映射与状态机SPI控制器IP核需实现以下寄存器偏移地址0x00: Control Register (CR) —— 启动传输、设置CPOL/CPHA、片选0x04: Status Register (SR) —— BUSY、TXE、RXF标志0x08: TX Data Register (TXR) —— 写入待发送字节0x0C: RX Data Register (RXR) —— 读取接收字节0x10: Baud Rate Register (BR) —— 分频系数。Verilog状态机核心逻辑// AXI-MM写事务处理 always (posedge aclk) begin if (!aresetn) begin cr_reg 32h0; br_reg 32h0; end else if (awvalid awready wvalid wready) begin case (awaddr[11:2]) // 地址解码4KB空间 10h000: cr_reg wdata; // CR 10h001: br_reg wdata; // BR 10h002: txr_reg wdata[7:0]; // TXR default: ; endcase end end // SPI状态机独立时钟域 always (posedge spi_clk) begin if (!spi_rst_n) state IDLE; else case (state) IDLE: if (cr_reg[0]) state START; // CR[0]START START: begin // 发送txr_reg[7:0]接收数据存rxr_reg if (tx_done) state DONE; end DONE: state IDLE; endcase end注意AXI-MM的awaddr是字节地址但SPI寄存器按word32bit对齐。因此awaddr[1:0]应忽略解码用awaddr[11:2]10位4KB空间。若未屏蔽低2位会导致地址错位——这是AXI-MM调试中最隐蔽的bug之一。5.3 Linux Device Tree配置让内核认识你的FPGA外设在PetaLinux工程中修改project-spec/meta-user/recipes-bsp/device-tree/files/system-user.dtsiamba_pl { spi_fpga: spi43C00000 { compatible xlnx,axi-spi-1.0; reg 0x43C00000 0x1000; // 基地址大小 interrupts 0 59 4; // IRQ_F2P[0]SPI中断号 #address-cells 1; #size-cells 0; xlnx,num-slaves 1; xlnx,enable-irq 0x1; xlnx,family zynq; }; };关键参数说明reg必须与Vivado Address Editor中AXI SPI Slave的Base Address完全一致interrupts0 59 4中59是Zynq中断号IRQ_F2P[0]对应594表示触发方式2level-high, 4edge-risingcompatible驱动匹配字符串需与内核SPI驱动的.compatible字段一致可自定义但需同步修改驱动。5.4 用户空间SPI应用用标准ioctl操作FPGA外设编译内核后设备节点为/dev/spidev32766.0由内核自动分配。用户程序示例#include linux/spi/spidev.h #include sys/ioctl.h int fd open(/dev/spidev32766.0, O_RDWR); struct spi_ioc_transfer tr; tr.tx_buf (unsigned long)tx_buf; tr.rx_buf (unsigned long)rx_buf; tr.len 4; tr.speed_hz 1000000; tr.bits_per_word 8; ioctl(fd, SPI_IOC_MESSAGE(1), tr);实测效果传输4字节耗时12μsSPI时钟1MHz与硬件逻辑吻合/proc/interrupts中可见59:行计数器随SPI传输递增证明中断正常用cat /sys/class/spi_master/spi32766/spi32766.0/modalias输出spi:xlnx,axi-spi-1.0确认device tree生效。实操心得Device Tree中reg地址必须十六进制小写0x43c00000若写成0X43C00000PetaLinux编译会静默失败设备节点不生成。另外AXI-MM Slave的arready信号必须在地址有效后1cycle内拉高否则PS端报“AXI slave timeout”——在Verilog中用assign arready (arvalid !arready_delayed) ? 1b1 : 1b0;其中arready_delayed为两级同步后的arvalid。6. AXI工程避坑指南那些文档里不会写的血泪教训6.1 时钟域交叉CDCAXI总线中最危险的“隐形杀手”AXI总线天然涉及多时钟域PS端FCLK100MHz、PL端逻辑时钟如摄像头25MHz、DDR控制器时钟100MHz。当信号跨时钟域时亚稳态metastability会导致awvalid在从设备采样时不定态地址丢失wdata采样错误写入垃圾值bresp响应错乱PS认为写失败。正确做法不是“加两级FF”而是用Xilinx官方CDC原语axi_cdmaIP核内置CDC自定义逻辑中对所有跨时钟域AXI信号awvalid,wvalid,bready,arvalid,rvalid使用xpm_cdc_handshake或xpm_cdc_array_single绝对禁止用普通reg打拍——XPM原语经过硅验证支持Setup/Hold时间分析。实测案例某项目中AXI GPIO的ip2intc_irpt信号未做CDC直接连ZYNQ7的IRQ_F2P[0]结果在高温环境下85℃中断丢失率达30%。加入xpm_cdc_single后100%稳定。6.2 地址对齐陷阱为什么你的AXI-MM写操作总失败AXI4 Memory-Mapped要求严格地址对齐64bit数据8byte必须地址[2:0]032bit数据4byte必须地址[1:0]0若未对齐从设备返回SLVERR响应。常见错误C代码中*(volatile u64*)0x43C00000 0x123456789ABCDEF0;但0x43C00000末3位为000符合64bit对齐若地址为0x43C00001则CPU会拆分为两次32bit写但AXI-MM从设备可能不支持

AXI总线实战：Lite控制、Stream传输与MM外设的FPGA落地指南

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