Linux驱动开发：DMA一致性原理与dma-coherent实战指南-北京尧图网络

做Linux驱动开发的人迟早都会撞上dma-coherent这个词。我第一次真正重视它是因为一块板卡在网络高负载下数据偶发损坏内核日志干干净净应用层跑几天才崩一次那时我还是习惯性怀疑硬件时序直到把 DTS 里 DMA 相关的节点翻开才发现问题出在一个没有处理 cache 一致性的缓冲区上。从那以后凡是涉及设备访问内存的驱动我都会先问一句这块 bufferCPU 和硬件之间的 cache 是否一致这就是dma-coherent想回答的问题。这篇文章从一个驱动工程师的角度把一致性 DMA 映射的来龙去脉、实际用法和排坑经验一次性讲清楚。内容不绕弯直接讲原理、贴代码、给排障方法适合正在做内核驱动、BSP 适配或者被 DMA 数据错乱折磨得想改行的朋友阅读。1. 项目概述dma-coherent 到底解决什么问题1.1 从一次诡异的数据损坏说起先说一个典型的故障现场。某个用 DMA 搬运数据的模块运行时 CPU 负责往缓冲区里填命令描述符DMA 控制器读完描述符后开始搬运数据。表面上看代码逻辑没有任何问题先写描述符再往门铃寄存器写一个值通知设备“可以拿了”。内核和设备驱动都编译成 release 版本后长时间高负载压测就出问题描述符里的长度字段偶尔变成一坨乱值设备解析失败DMA 直接 abort。这种问题的本质不是寄存器配置错了而是 CPU cache 和 DMA 看到的内存内容不一致。CPU 写入内存时数据往往先留在 cache 里并没有真正穿透到 DRAM。DMA 控制器走的是系统总线直接访问物理内存它可不知道 CPU cache 里存了什么。于是 CPU 认为描述符已经写好了但 DMA 从内存里读到的还是几微秒前的旧数据这就是“cache coherent”问题。反过来也一样DMA 写入的数据如果只落在 DRAM而 CPU cache 里保留着同一地址的旧缓存CPU 去读时拿到的是旧值。dma-coherent这个术语就是从这个场景里来的它描述的是 DMA 操作与 CPU cache 之间的一致性关系。在 Linux 内核里它既是一类 API 的名字比如dma_alloc_coherent也是设备树中的一个布尔属性dma-coherent但不管哪个层面核心目标只有一个让 CPU 和 DMA 设备在访问同一块内存时看到的数据是一致的。1.2 什么是 DMA 一致性Cache Coherent要理解一致性得先建立一个观念普通内存映射下CPU 通过 cache 访问内存而 DMA 设备通常不经过 cache直接访问 DRAM。这两条路径必须有一个协调机制否则数据就是“两套副本”。协调方向不同做法也不同。DMA 方向通常分成四种DMA 方向含义典型场景DMA_TO_DEVICECPU 写设备读发送数据、命令描述符DMA_FROM_DEVICE设备写CPU 读接收数据、状态上报DMA_BIDIRECTIONAL双向读写读写共享内存DMA_NONE未定义/调试极少使用对于DMA_TO_DEVICE如果 CPU 刚写完数据还停留在 cache 里就必须做 cache clean回写到内存否则设备读的是旧数据。对于DMA_FROM_DEVICE如果 CPU 要读的数据之前被 cache 过而设备已经更新了 DRAMCPU 就得先 invalidate失效对应 cache line迫使自己重新从内存读。这些 clean 和 invalidate 操作就是“软件维护 cache 一致性”。Linux 内核 DMA API 里那些dma_map_single、dma_sync_single_for_cpu、dma_unmap_single本质就是帮你把这些容易遗漏的 cache 操作串起来。但dma_alloc_coherent走的是另一条路。它从分配内存的那一刻起就保证 CPU 和设备访问的是同一个一致的视图不需要你在每次 DMA 操作前手动维护 cache。为了做到这一点底层通常会把这段内存映射成 CPU 侧 uncached不缓存或 write-through写穿透属性或者依赖硬件总线本身具备 cache snoop缓存嗅探能力。用大白话理解普通 DMA 缓冲区像一块共享黑板CPU 写完后必须喊一声“我写完了”设备才能过来读设备写完也得通知 CPU“内存里已经更新了”。而 coherent DMA 映射就像一块双方都能同时读写的电子墨水屏任何时候读写看到的内容都是同步的自然不需要互相吆喝。2. 核心方案选型为什么用 dma_alloc_coherent2.1 coherent 映射与 streaming 映射的本质区别很多初学者一上来就问为什么有时用dma_alloc_coherent有时又用dma_map_single这两个东西到底什么关系dma_alloc_coherent创建的是“一致性映射”coherent mapping申请的内存生命周期很长通常在驱动初始化时分配在驱动卸载时释放设备随时可以访问CPU 也随时可以访问不需要在每次 DMA 开始前调同步函数。代价是 CPU 访问这种内存可能没有 cache 加速甚至可能要走 uncached 映射写性能明显差一些。dma_map_single等接口创建的是“流式映射”streaming mapping它针对一次具体 DMA 传输进行 cache 维护传完就 unmap。流式映射允许使用普通的内存比如网卡的 skb、块设备的 bio buffer传输时 CPU 侧有 cache 加速适合高频短促的批量数据传输。但使用要求很苛刻在 DMA 进行期间CPU 绝对不能在 buffer 还处于 mapped 状态时随意访问它否则无法保证一致性。正确流程是CPU 写数据 - dma_map_single / dma_sync_single_for_device - 发起 DMA - 等待完成 - dma_sync_single_for_cpu / dma_unmap_single - CPU 读数据。因此选型原则在我看来就三条数据结构小而频繁、CPU 和设备会轮流访问比如 DMA 描述符环、状态寄存器块、共享标志位优先用 coherent 映射。数据量大、一次性传输比如网卡收发包、USB 传输、音视频流优先用 streaming 映射避免 uncached 带来的性能损耗。驱动模型简单、不想管理复杂的同步时机coherent 更省心但需要接受 CPU 访问性能下降的现实。这里补充一点dma_alloc_coherent分配成功后返回两个地址一个是 CPU 虚拟地址cpu_addr用于 CPU 访问另一个是设备侧总线地址dma_addr用于设置 DMA 控制器的源地址或目的地址。两者指向同一块物理内存。别搞混内核里很多 bug 都是拿cpu_addr去配置 DMA 寄存器结果设备访问到完全无关的地址。2.2 设备树里的 dma-coherent 属性设备树Device Tree中有一个同名布尔属性dma-coherent这其实是告诉内核这个设备通过硬件机制通常是总线侧的 cache snoop 或系统级一致性协议实现了 DMA 一致性。比如某些 SoC 内部总线的外设或者挂载在具备硬件一致性的 PCIe 控制器下面的设备就可能具备这种能力。设置这个属性会直接影响内核的行为。在设备驱动调用dma_alloc_coherent时内核会检查dev-dma_coherent这个标志。如果为真说明硬件已经保证一致性DMA 分配可以直接返回普通 cached 内存不需要特殊映射如果为假内核就会想办法分配并映射成 uncached 或 write-through 区域或者依赖别的机制保证一致。所以这个属性不是随便加的。硬件如果不支持 snoop你却在 DTS 里写了dma-coherent内核就会认为“设备自己会处理一致性”跳过 cache 维护结果就是数据错乱问题还很隐蔽。反过来硬件明明支持 snoop你漏写了这个属性内核会用更保守的方式去处理性能可能下降不少但至少要正确。我在项目里见过有人为了让某块 DMA 性能“好看一点”强行加上dma-coherent结果压测没过反而花了更多时间分析数据问题。判断自己的设备是否应该加这个属性建议直接看芯片手册的总线架构图。如果 DMA 控制器和 CPU 在同一一致性域内比如总线协议带 snoop filter那大概率可以加如果 DMA 只是简单的 AXI/AHB 主设备访问不到 CPU cache那肯定不能加。另外补充一个容易混淆的点设备树里的dma-coherent只表示“一致性由硬件保证”它不等于“设备能访问任意物理内存”。设备能否访问系统内存范围还需要dma-ranges或 IOMMU 相关属性来定义。2.3 底层机制与硬件差异dma_alloc_coherent在不同架构底层的实现路径差别很大理解这些差异有助于排查奇怪问题。在 x86 平台上绝大多数 DMA 控制器都具备硬件 cache 一致性尤其是现代 PCIe 设备内存访问会被总线协议 snoop 到 CPU cache。所以dma_alloc_coherent很多时候直接返回普通内存即可不用做特殊映射。这也是为什么在 PC 上写驱动很多人长时间没感觉到 cache 一致性问题的存在。在 ARM 平台上情况复杂得多。早期 ARM 核不具备硬件一致性dma_alloc_coherent通常使用 CMAContiguous Memory Allocator分配物理连续内存并把这些内存的页表属性设置为 uncached 或 write-through。后来 ARM64 开始有硬件一致性的支持如果设备支持 cache snoop 且在内核中被标记为dma_coherent则可以走普通内存路径。还有一个容易忽视的环节IOMMU/SMMU 并不直接解决 cache 一致性问题。IOMMU 负责地址翻译和访问权限管控但它管不到 CPU cache。设备经过 IOMMU 访问的物理地址依然可能和 CPU cache 中的旧数据冲突。所以不要以为开了 SMMU 就能解决一致性问题该做的 cache 维护一样要做。内核里实际走的分配路径大致是先尝试从 atomic pool 或 CMA 分配连续内存再通过dma_direct_alloc之类接口决定是否设置 uncached 属性如果平台存在 IOMMU还可能通过 IOMMU 映射分配。每个平台都可能有自己的dma_map_opsdma_alloc_coherent最终会被分发到对应的实现里。这也是为什么同一个调用在 A 平台正常、在 B 平台上表现诡异——底层实现依赖平台特性。3. 驱动的实操实现完整跑通一个 dma-coherent 流程3.1 代码骨架从分配 to 释放我在实际项目中用过的一个最简单模型虚拟 DMA 设备只做一件事通过 DMA 读取 CPU 填充的描述符然后触发一次中断表示处理完成。这个模型足够说明 coherent 映射的基本用法。核心代码大体如下#include linux/dma-mapping.h #include linux/platform_device.h #define DESC_RING_SIZE 4096 struct my_dma_priv { void *desc_ring_cpu; /* CPU 访问地址 */ dma_addr_t desc_ring_dma; /* 设备访问地址 */ struct device *dev; }; static int my_dma_probe(struct platform_device *pdev) { struct device *dev pdev-dev; struct my_dma_priv *priv; int ret; priv devm_kzalloc(dev, sizeof(*priv), GFP_KERNEL); if (!priv) return -ENOMEM; priv-dev dev; /* 分配一致性 DMA 缓冲区 */ priv-desc_ring_cpu dma_alloc_coherent(dev, DESC_RING_SIZE, priv-desc_ring_dma, GFP_KERNEL); if (!priv-desc_ring_cpu) return -ENOMEM; /* 缓冲区默认清零命令描述符由 CPU 写入 */ memset(priv-desc_ring_cpu, 0, DESC_RING_SIZE); /* 把设备侧总线地址配置到 DMA 控制器的地址寄存器 */ my_dma_set_base_addr(priv-desc_ring_dma); dev_info(dev, cpu_addr %px dma_addr %pad size %d\n, priv-desc_ring_cpu, priv-desc_ring_dma, DESC_RING_SIZE); platform_set_drvdata(pdev, priv); return 0; }对应释放逻辑static int my_dma_remove(struct platform_device *pdev) { struct my_dma_priv *priv platform_get_drvdata(pdev); if (priv-desc_ring_cpu) { my_dma_disable(priv); dma_free_coherent(priv-dev, DESC_RING_SIZE, priv-desc_ring_cpu, priv-desc_ring_dma); priv-desc_ring_cpu NULL; } return 0; }代码里稍微说一下为什么用dma_alloc_coherent而不是kzalloc:描述符 ring 是 CPU 和设备频繁交替访问的结构。CPU 写入命令设备异步读取设备写完状态CPU 再读取。如果用 streaming 映射每次 CPU 读状态前都得dma_sync_single_for_cpu每次设备要读新命令前又得dma_sync_single_for_device不仅容易遗漏时序还很难保证。用 coherent 映射这些同步全部省掉代码逻辑清爽很多。3.2 设备树节点配置对应上面的 platform 驱动设备树节点长这样my_dma: my-dma10000000 { compatible vendor,my-dma; reg 0x0 0x10000000 0x0 0x1000; interrupts GIC_SPI 42 IRQ_TYPE_LEVEL_HIGH; dma-coherent; };关键就是这个dma-coherent;。如果该 SoC 内部总线上不具备硬件一致性这里千万不能写。但反过来如果硬件手册明确写了“该模块具备 cache snoop 能力CPU 与 DMA 访问共享内存时硬件自动保持一致”加上这一行会让驱动运行得更高效因为底层dma_alloc_coherent可能直接返回 cached 映射而不是 uncached 映射。判断 DTS 配置是否合理有个土办法查看/sys/kernel/debug/dma-api/或者在内核日志里打开of_dma_configure的调试确认dev-dma_coherent的值是否符合预期。我习惯在 probe 里加一句dev_info(dev, dma coherent: %d\n, dev-dma_coherent);一次配置、全局确认。3.3 申请与使用的关键细节使用 coherent DMA 缓冲区时有几个细节我在代码评审里反复强调。分配 size 要自己保证对齐。dma_alloc_coherent虽然底层会做页对齐但实际分配大小小于一个 PAGE_SIZE 时缓冲区首地址可能只按 cache line 对齐某些 DMA 控制器对地址有较高对齐要求比如要求 64 字节对齐甚至 4K 对齐。稳妥做法是自己在分配前用ALIGN(size, dma_get_cache_alignment())或ALIGN(size, 64)做一下扩展。如果设备要求特定的地址对齐可以看dma_alloc_coherent之外的dma_alloc_attrs配合DMA_ATTR_FORCE_CONTIGUOUS、dma_pool等方案。另外coherent 映射不代表省略内存屏障。CPU 向描述符 ring 写入新命令后即使映射是 coherent 的也需要保证 CPU 写操作对设备侧按合理顺序可见。通常做法是所有描述符内容都写完并执行dma_wmb()再写门铃寄存器通知设备。dma_wmb()在这里起一个轻量级写屏障的作用保证描述符写入先于门铃写入被观察到。设备在中断处理中读取 CPU 更新后的状态字段前也建议使用dma_rmb()确保读到的是最新数据。dma_alloc_coherent分配的内存会被清零吗在多数实现中会清零但这不是语义保证。建议还是在分配后主动memset一次成本不高但能避免有些平台返回未清零内存导致数据残留。最后在remove函数里必须先停掉设备 DMA再释放缓冲区。如果 DMA 还在运行中就把缓冲区释放了轻则数据打到无关内存重则直接触发总线错误甚至内核 panic。先 disable 设备再等待正在进行的 DMA 操作打断或超时最后才调用dma_free_coherent这个顺序不能乱。3.4 性能注意点coherent 映射最容易被吐槽的点就是 CPU 访问性能差。原因前面说过内存被映射成 uncached 或 write-through 后CPU 每次读写可能都直接落到 DRAM访问延迟比 cached 内存高一个量级。如果驱动里频繁读写这种 buffer比如每次数据处理都直接操作desc_ring_cpu做计算性能下降会很明显。我的处理原则是把 coherent 缓冲区限定在“控制面”和“描述符”场景不要在里面对大批量业务数据做 CPU 计算。大批量数据走 streaming 映射用普通内存该 sync 就 sync结构体描述、状态标志这种小数据量、高频访问的场景才用 coherent 映射。还有一点容易被忽略如果使用 coherent 映射的区域很大分配时可能从 CMA 或 atomic pool 里挤内存而 CMA 本身是给系统保留的一块大内存高频分配释放会加剧碎片。所以能静态分配就静态分配不要频繁 alloc/free。我的一个外设驱动曾经在每次网络包到达时都dma_alloc_coherent几千字节的 buffer结果系统跑了几天就出现分配失败后来改成初始化时预分配多个缓冲区轮转使用问题彻底消失。4. 常见问题与排查技巧实录4.1 dma_alloc_coherent 分配失败的典型原因dma_alloc_coherent返回 NULL 的情况在实际项目中并不少见常见原因有这么几类CMA 区域不足。内核通过dma_alloc_coherent分配大块连续内存时如果平台配置了 CONFIG_DMA_CMA会从 CMA 区域分配。CMA 区域大小一般在 kernel cmdline 里通过cma64M指定如果被其他驱动吃光后续分配就会失败。排查时看启动日志里的 cma 分配统计用cat /proc/meminfo | grep Cma观察剩余量。内存碎片导致连续物理内存不够。虽然 CMA 会尽可能做内存迁移但在长时间高负载、内存碎片严重的系统里大块分配依然可能失败。解决办法是减少大块分配或者在早期就保留内存。GFP flags 不合适。在中断上下文或持有自旋锁的临界区里不能用GFP_KERNEL因为它可能睡眠。需要改用GFP_ATOMIC但原子分配的代价是可使用内存池很小大 block 更容易失败。coherent 缓冲区的分配还是尽量放在初始化流程里。size 过大。单个驱动请求几百 MB 的 coherent 内存如果硬件并不需要多半是设计问题建议改为分批、按需分配。性能排查和修复对照我整理成一个表格现象可能原因解决方向dma_alloc_coherent 返回 NULLCMA 被占满增大 cma 参数减少并发大块分配分配成功但设备访问地址错误使用了 cpu_addr 而非 dma_addr检查寄存器配置DMA 数据偶发错乱硬件 non-coherent 但 DTS 误加 dma-coherent移除该属性重新测试CPU 访问 buffer 极慢uncached 映射导致每次访问打 DRAM改 streaming 映射或减少 CPU 直接访问4.2 数据偶发错乱的排查思路DMA 数据错乱是驱动开发里最难查的问题之一因为崩溃时间随机、日志不一定有线索。我的排查套路大致是第一步先确认设备节点的 dma_coherent 标志位和硬件实际能力是否匹配。这个最快也最能一票否决定问题。第二步关闭 CPU cache 或使用 cache maintenance 兜底看看问题是否消失。比如手动在 DMA 操作前后加dma_map_single sync 逻辑替代 coherent 映射如果问题消失说明问题确实在 cache 一致性如果还在则可能是 DMA 地址错误、内存越界或硬件时序问题。第三步检查 DMA 缓冲区是否被其他模块越界踩踏。用CONFIG_DEBUG_PAGEALLOC、KASAN如果平台支持或CONFIG_DMA_API_DEBUG打开调试很多时候能直接抓出越界访问。第四步把目光移到内存屏障上。符号dma_wmb()/dma_rmb()用错、不用或者门铃寄存器写操作的强弱类型不正确都会导致 DMA 控制器看到半更新状态。这一步经常被忽略但对一致性影响巨大。我在一次真实项目里排查到最后发现是 DMA 描述符的头部信息被 CPU 在dma_wmb()之前写完了但设备侧因为总线乱序先看到了门铃寄存器更新接着读到还没写入的尾部数据。加了dma_wmb()之后问题再没复现过。4.3 DMA API 调试工具内核为 DMA API 提供了专门的调试框架编译内核时打开如下配置CONFIG_DMA_API_DEBUGy CONFIG_DMA_API_DEBUG_SGy开启后内核会检测常见错误比如设备在不该访问缓冲区的时机访问、unmap 时使用错误的地址、越界读写、重复释放等。/sys/kernel/debug/dma-api/下会生成统计信息能看到每个设备分配了多少 DMA 内存、dma_map 调用次数、unmap 泄漏等。CONFIG_DMA_API_DEBUG会拖慢系统不适合长期在生产环境开启但调试阶段非常有用。我在验证一个新的 coherent 映射驱动时通常挂着它跑一轮压力测试如果一次把 “DMA-API: device driver maps memory from atomic context” 这类错误打出来基本就能定位到 API 使用不当。此外不要忽略dma_debug命令行参数。内核文档Documentation/core-api/dma-api.rst里描述了详细用法dma_debugentries...可以控制调试记录条数防止日志刷爆。4.4 平台相关的特殊坑ARM64 平台有一个比较隐蔽的坑即使 DTS 里没有设置dma-coherent某些 SoC 的系统总线上其实已经具备了硬件一致性能力尤其是一些集成的 PCIe Root Complex。这种情况下平台代码可能会自动为某些设备启用dma_coherent。如果你在驱动里看到行为与 DTS 判断不一致不要惊讶先通过/sys/或调试接口确认实际值。反过来也有另一种坑平台支持 IOMMU驱动里调用了dma_set_mask_and_coherent但没有设置正确的一致性问题。IOMMU 只是地址翻译当 IOMMU 和 cache 一致性同时存在时映射关系可能变得复杂数据路径增加了一层转换。此时如果硬件没有绝对保证 consistency仍需 CPU 侧 cache 操作。还有一点避免在__init函数里长时间持有自旋锁时调用dma_alloc_coherent。这个函数在多数路径上会睡眠如果调用点是原子上下文系统可能在调试模式下直接报 “BUG: sleeping function called from invalid context”。这种错误比数据错乱还好查但越简单的问题越容易因为代码审查不仔细而漏掉。5. 经验总结几个值得记住的结论做了多年 DMA 相关开发我个人的体会有几条很直接。第一条coherent 不是万能的。它只是帮你把 cache 一致性维护的工作从软件转移到硬件映射机制上代价是 CPU 访问性能下降。千万不要因为图省事把所有 DMA 内存都改成 coherent 映射否则大数据吞吐场景下你会后悔。第二条设备树里的dma-coherent属性一定要基于硬件事实而不是基于性能优化期望。规则很简单硬件确认支持 snoop 才加不支持则不加。同理dev-dma_coherent的值应该在驱动初始化时打印出来或者通过调试接口确认而不是假设它是什么就是什么。第三条内存屏障和 DMA 顺序问题coherent 映射解决不了。即使 CPU 和设备看到的数据内容一致操作顺序也不一定保证。先dma_wmb()再写门铃寄存器这个习惯要刻在骨子里。最后分享一个调试技巧遇到 DMA 相关错误不要急着查驱动逻辑先把 DTS 翻出来确认哪些设备声明了dma-coherent再把内核配置里 DMA API debug 打开跑一轮压力测试。很多看似神秘的数据错乱最后都能落到两个地方一是 cache 一致性问题二是 DMA 操作顺序问题。把这两个方向排除掉再往硬件时序和寄存器配置方向深挖效率会高得多。

Linux驱动开发：DMA一致性原理与dma-coherent实战指南

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