FPGA实战：基于小脚丫LCMXO2和Nokia5110的Verilog数字时钟设计-北京尧图网络

简介面向FPGA初学者与电子设计爱好者这份基于LATTICE小脚丫LCMXO2开发板的数字时钟设计资料采用Verilog HDL实现核心逻辑并利用Nokia5110液晶屏完成时间显示。工程包含顶层模块Digital_clock以及时钟分频、按键控制、LCD驱动等子模块支持按键完成模式选择与时间调整能够帮助理解模块化设计方法、同步复位时序和低频液晶屏驱动思路也适合作为FPGA综合实训的入门项目。压缩包共71个文件除去原理图PDF、设计描述文档和诺基亚5110液晶资料外主要是.v源码以及综合、布局布线过程中生成的ncd、jed、html日志等工程文件整体仅1.32MB。目前已有383人学习下载。将源码、原理图与文档对照阅读可以清晰掌握开发板引脚分配、分频系数计算和按键防抖处理并在Lattice Diamond环境中直接打开工程复现、修改对学习完整FPGA开发流程有较大帮助。1. LATTICE 小脚丫 LCMXO2 Nokia5110数字时钟的完整链路买回一块 LATTICE 小脚丫 LCMXO2很多人第一件事是把板载 LED 流水灯跑起来但流水灯只能证明 FPGA 能下载程序证明不了你会做设计。真正难度刚好、又能立刻看到成果的练习就是用 Verilog 在这块小脚丫上做数字时钟把板载晶振分频出 1Hz 秒脉冲驱动秒分时计数器进位最后在 Nokia5110 液晶屏上显示时分秒。这套工程包的核心就是三样东西Verilog 源码、PDF 原理图、文档资料顺着“分频—计数—驱动 PCD8544”的链路读就能读通。时钟设计的难点从来不在“时间怎么算”而在 1Hz 脉冲怎么来的、进位怎么传、液晶驱动怎么和计数链对接。下面按这条链路把每个模块的写法、参数和排错点讲清楚。工具链是 Lattice Diamond工程里所有逻辑共用一个全局时钟域这点从头贯穿到尾。适合刚在 Diamond 里跑通工程、想完整走一遍同步时序设计的初学者也适合想核对 BCD 计数与 5110 驱动写法边界的在职工程师。2. 用 Verilog 分频器把板载时钟变成 1Hz 秒脉冲2.1 为什么输出 tick 脉冲而不是再分出一路时钟先立一个原则分频器要给出的是一拍宽的使能脉冲tick不是 50% 占空比的 1Hz 时钟。原因很直接——计数器、写屏状态机如果各自接到派生时钟上就形成了门控时钟gated clock综合工具的时钟树分析和时序约束都会变麻烦跨时钟域的地方还要额外做同步。MachXO2 内部虽然有 PLL但 12MHz 到 1Hz 用计数器整分频最直接全局时钟树始终只有晶振这一路 clk。做法是让一个 reg 计数器从 0 计到 DIV_CNT-1计满的那一拍把 tick 拉高一个时钟下一拍立刻清零。tick 的宽度是单个 clk 周期、周期是 1 秒把它当使能信号用所有逻辑都还在同一个 clk 域里后面接计数器也好、接液晶刷新也好都不用碰跨时钟问题。提示板载晶振频率以 PDF 原理图为准。资料包里原理图第一页通常是电源和时钟树先读它再定 DIV_CNT别想当然填 12MHz。2.2 参数化 tick 分频模块与 DIV_CNT 的取法module tick_div #( parameter DIV_CNT 12_000_000 // 12MHz 晶振输出 1Hz tick )( input wire clk, input wire rst_n, output reg tick ); reg [23:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 24d0; tick 1b0; end else if (cnt DIV_CNT - 1b1) begin cnt 24d0; tick 1b1; // 只拉高一个时钟周期 end else begin cnt cnt 1b1; tick 1b0; end end endmodule代码逻辑复位后 cnt 从 0 累加比较条件写DIV_CNT - 1因为从 0 开始计数正好满 DIV_CNT 拍才产生一次 tick。若图省事写成cnt DIV_CNT实际周期会变成 DIV_CNT1每个秒点慢约 83ns一天下来偏差就显出来了。tick 拉高的那一拍在 else 分支里被无条件置 0所以脉宽严格为 1 拍不会出现多拍粘连。DIV_CNT 的算法就是晶振频率数值本身12MHz 写 12_000_00025MHz 写 25_000_000。位数按计数最大值去取24 位能数到 1677 万12MHz 场景余量充足25MHz 就要上 25 位。手写 Verilog 时位宽得自己算这也是用 Chisel 这类 RTL 生成器写同一个模块的不同点——生成器能自动推导常量位宽但落到底层网表没有区别。晶振频率DIV_CNTcnt 位宽建议走时误差来源12.000 MHz12_000_00024 bit晶振精度约 ±20ppm25.000 MHz25_000_00025 bit晶振精度27.000 MHz27_000_00025 bit晶振精度±20ppm 对应每天约 1.7 秒偏差桌面时钟够用。想更准可以在这个模块上扩展一个微调计数器每 N 秒多扣一拍原理不变。2.3 仿真时把 DIV_CNT 调小先验行为再验周期秒脉冲仿真有个现实问题12_000_000 拍在 RTL 仿真里要跑很久。常见做法是例化时把参数改小比如设成 12验证“计数到位产生单拍脉冲”的行为脉冲间隔对不对数一下两次 tick 之间的时钟数就知道了。timescale 1ns/1ps module tb_tick_div; reg clk 1b0; reg rst_n 1b0; wire tick; integer tick_num 0; tick_div #(.DIV_CNT(12)) u_tick ( .clk(clk), .rst_n(rst_n), .tick(tick) ); always #41 clk ~clk; // 约 12MHz仿真加速用 always (posedge clk) begin if (tick) tick_num tick_num 1; end initial begin repeat (10) (posedge clk); rst_n 1b1; repeat (12 * 4) (posedge clk); // 期望看到 4 个 tick if (tick_num 4) $display(PASS: 4 ticks observed); else $display(FAIL: ticks %0d, tick_num); $finish; end endmodule测试台把 DIV_CNT 压到 12跑 48 拍期望拿到 4 个 tick。repeat (12 * 4)刻意按 4 个周期的倍数写便于直接核对数量。Diamond 集成的是 Active-HDL 或 ModelSim 验证环境把源文件和 tb 一起加进 Verification 工程即可跑。timescale 1ns/1ps按 12MHz 近似取时钟周期 83.3ns这里用 41ns 半周期足够仿真行为上板前把参数改回 12_000_000 就行。2.4 秒脉冲上 LED别直接把 tick 接出去tick 宽度只有约 83ns直接接到 LED 上人眼根本看不到。正确做法是加一个翻转寄存器每来一个 tick 翻转一次LED 亮 0.5 秒、灭 0.5 秒。这个 1Hz 方波后面还能当冒号闪烁的基准。reg led_1hz; always (posedge clk or negedge rst_n) begin if (!rst_n) led_1hz 1b0; else if (tick) led_1hz ~led_1hz; end把 led_1hz 约束到 LED 引脚下载后看到秒闪分频链路就从行为上通过了。这一步的教训也适用于后面所有模块区分“事件脉冲”和“电平状态”tick 是事件led_1hz 才是状态。3. 时分秒 BCD 计数链Verilog 计数器的进位与回绕3.1 秒和分钟共用一个模 60 的 BCD 计数器数字时钟显示的是十进制数字所以计数器做成 BCD 而不是二进制8 位 reg高 4 位是十位、低 4 位是个位显示时直接拼 ASCII 码不用再做除法和取模。秒计数器和分钟计数器行为完全一样都是 0 到 59 循环、到 59 再进一的同时产生进位脉冲。module bcd_cnt60 ( input wire clk, input wire rst_n, input wire tick, // 秒脉冲或上一级的 carry output reg [7:0] bcd, // {十位, 个位} output reg carry ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin bcd 8h00; carry 1b0; end else if (tick) begin carry 1b0; // 默认不产生进位 if (bcd[3:0] 4d9) begin // 个位到 9 bcd[3:0] 4d0; if (bcd[7:4] 4d5) begin // 十位也是 5即 59 bcd[7:4] 4d0; carry 1b1; // 59 的下一拍进位 end else begin bcd[7:4] bcd[7:4] 1b1; end end else begin bcd[3:0] bcd[3:0] 1b1; end end end endmodulecarry 在 59 变 00 的那一拍拉高一个时钟宽度和 tick 一致所以下一级直接把 carry 接到它的 tick 输入即可不需要再加边沿检测。这个模块拿两套例化出来分别当秒计数器和分钟计数器代码零改动。3.2 小时计数器23:59:59 之后的回绕写法小时的循环边界不是 59 而是 23不能拿模 60 模块硬套。判断条件只有一条BCD 值等于 8h23 就把下一拍清 0其它情况照常加。加上校时接口后这个模块同时承担“正常走时”和“手动装订”两条路径。module bcd_cnt24 ( input wire clk, input wire rst_n, input wire tick, // 来自分钟计数器的 carry input wire adj_en, // 校时装载使能 input wire [7:0] adj_data, // 校时要写入的 BCD 值 output reg [7:0] bcd ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin bcd 8h00; end else if (adj_en) begin bcd adj_data; // 校时优先级高于走时 end else if (tick) begin if (bcd 8h23) // 23 点后的下一拍清 0 bcd 8h00; else if (bcd[3:0] 4d9) // 个位进位到十位 bcd {bcd[7:4] 4d1, 4d0}; else bcd bcd 8h01; end end endmodule注意运算顺序bcd 8h23的判断必须写在通解前面。如果只把“个位到 9”当作进位条件小时会在 29、39 这些非法 BCD 上继续走两个条件写在一起后逢 23 回绕、其它情况递推路径互斥。adj_en 的判断优先级高于 tick保证手动校时那一拍即使有进位进来也是装载值赢。3.3 顶层把三个模块串成一条纯脉冲链路顶层例化如下模块之间只有 wire没有任何跨时钟逻辑wire sec_tick, min_carry, hour_carry; wire [7:0] sec_bcd, min_bcd, hour_bcd; tick_div #(.DIV_CNT(12_000_000)) u_tick ( .clk(clk), .rst_n(rst_n), .tick(sec_tick) ); bcd_cnt60 u_sec ( .clk(clk), .rst_n(rst_n), .tick(sec_tick), .bcd(sec_bcd), .carry(min_carry) ); bcd_cnt60 u_min ( .clk(clk), .rst_n(rst_n), .tick(min_carry), .bcd(min_bcd), .carry(hour_carry) ); bcd_cnt24 u_hour ( .clk(clk), .rst_n(rst_n), .tick(hour_carry), .adj_en(adj_en), .adj_data(adj_data), .bcd(hour_bcd) );链路方向一目了然秒脉冲驱动秒计数器秒的 carry 驱动分钟分钟的 carry 驱动小时。三个模块全在 clk 域里综合后只有一级一级的寄存器到寄存器路径没有组合环时序约束只需要约束 clk 频率。仿真时观察三个点就能覆盖所有分支sec_bcd 到 59 的下一拍 min_bcd 是否加 1min_bcd 到 59 的下一拍 hour_bcd 是否加 1hour_bcd 到 23 的下一拍是否清 0。观察点输入条件期望结果sec_bcd 59ticksec_bcd00min_carry1min_bcd 59min_carrymin_bcd00hour_carry1hour_bcd 23hour_carryhour_bcd00adj_en 有效任意时刻hour_bcd 等于 adj_data这套 BCD 计数链是纯同步时序逻辑手写 Verilog 也好、用 Chisel 生成 RTL 也好最终网表都长这样区别只是参数和位宽的推导方式不同功能边界不变。3.4 校时按键消抖后产生单拍脉冲按键进 FPGA 必须先消抖。简单做法是 20ms 计数器采样到按键电平连续保持 20ms 不变认为是一次有效按下然后产生一个时钟周期的脉冲。把脉冲接入计数器的 adj_enadj_data 按“当前 BCD 1”组合就能实现整点校时。若要支持长按连续加把产生脉冲的条件改成“保持按下期间每 20ms 出一个脉冲”原理不变只是计数器清零条件换成按键释放。注意按键信号要先打两拍再进消抖逻辑避免亚稳态直接进计数器。4. PCD8544 驱动SPI 发送、初始化序列与 5x7 字库4.1 Nokia5110 的引脚映射和协议要点Nokia5110 屏上那颗控制芯片是 PCD8544接口是类 SPI 的串行总线CLK 上升沿锁存数据CE 低有效DC 拉低时写入命令、拉高时写入显示数据。显存是 84×48 位寻址按 84 列 × 6 行每行 8 像素组织向某列写入一个字节就是该列从上到下的 8 个点写入后列地址自动加 1。5110 丝印方向FPGA 侧说明RST输入低有效复位上电后要拉低再拉高CE输入片选低有效一个字节传输期间保持低DC输入0命令1数据DIN输入串行数据MSB 先出CLK输入串行时钟上升沿采样VCC / GND电源3.3V与板上 IO bank 同压BL背光一般模块自带限流驱动方式以原理图为准电平方面PCD8544 是 3.3V 逻辑小脚丫 IO bank 用 LVCMOS33 正好匹配。但 5110 模块种类多有的模块背光直接吃 5V有的板载三极管驱动上电前先对着 PDF 原理图确认 BL 网络别拿 5V 直接点背光。管脚位置也以原理图的网络名为准在 Lattice Diamond 的 Spreadsheet View 里逐个填 SITE。4.2 一个可综合的 8 位 SPI 发送模块写字节是 PCD8544 驱动的最小动作。下面的模块在 IDLE、SEND、FIN 三个状态间切换用计数器把系统时钟分到约 1MHz 的串行时钟MSB first每写完一个字节把 done 拉高一拍。module spi_pcd8544 #(parameter HALF_CLK 6) ( input wire clk, input wire rst_n, input wire start, // 每个字节触发一次 input wire [7:0] data_in, input wire dc_sel, // 1数据0命令 output reg sclk, output reg din, output reg cs, output reg dc, output reg done ); localparam IDLE 2d0, SEND 2d1, FIN 2d2; reg [1:0] state; reg [2:0] bit_idx; reg [3:0] div_cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; cs 1b1; sclk 1b0; done 1b0; end else begin case (state) IDLE: begin done 1b0; if (start) begin cs 1b0; dc dc_sel; bit_idx 3d7; div_cnt 4d0; state SEND; end end SEND: begin if (div_cnt HALF_CLK - 1) begin div_cnt 4d0; if (sclk 1b0) begin // 低电平期间置数据 din data_in[bit_idx]; sclk 1b1; // 上升沿供从机采样 end else begin sclk 1b0; if (bit_idx 3d0) state FIN; else bit_idx bit_idx - 3d1; end end else begin div_cnt div_cnt 4d1; end end FIN: begin cs 1b1; done 1b1; state IDLE; end endcase end end endmodule参数 HALF_CLK 表示半个串行时钟周期包含几个系统时钟取 6 时12MHz 产生 1MHz 的 sclk在 PCD8544 4MHz 上限以内。时序关系是sclk 低电平时 din 置位随后 sclk 拉高数据在上升沿被采样sclk 再拉低进入下一位。建立时间由低电平阶段保证保持时间由高电平后半段保证。每字节写完 CE 拉高一拍再回 IDLE符合 PCD8544 对片选脉冲的要求。这个状态机是典型的一段式写法想减少输出毛刺可以改成现态/次态/输出三分开的三段式状态机结构后者在写屏状态机里也更易维护。4.3 初始化序列先扩展模式再切回基本模式上电后要先给 RST 一个低脉冲至少几个微秒然后依次写入初始化命令。顺序不能乱对比度、温度系数、偏置这些参数只有在扩展指令模式0x21下才能写写完要切回基本指令模式0x20再开显示。命令值作用功能设置0x21进入扩展模式PD0 正常工作对比度 Vop0x80~0xFF高 2 位固定低 6 位是 Vop 值温度系数0x04TC1常温环境够用偏置0x14偏置比 4适配 3.3V 屏功能设置0x20切回基本指令模式显示模式0x0C正常显示0x0D 为反显设置 X0x80后接目标列地址 0~83设置 Y0x40后接目标行地址 0~5Vop 是排查显示问题最常动的参数太低字淡太高整屏发黑。实际写入常取 0xB0 到 0xCF 之间先用 0xBF 上板看效果再微调。温度系数在室内环境用 0x04 足够如果设备会换温区再按手册改对应档位。4.4 5x7 字库用 function 生成整列点阵显示字符就是把字符翻译成 5 个字节每字节是该字符一列的上下 8 点字符之间补一列全 0 作间隔。用 function 写字库最顺手后面写屏状态机要在不同字符和不同列之间跳转函数调用比在 always 里展开一长串 case 干净。function [39:0] char_rom; input [7:0] ascii; begin case (ascii) 8h30: char_rom 40h3E_51_49_45_3E; // 0 8h31: char_rom 40h00_42_7F_40_00; // 1 8h32: char_rom 40h42_61_51_49_47; // 2 8h33: char_rom 40h22_49_49_49_36; // 3 8h34: char_rom 40h18_14_12_7F_10; // 4 8h35: char_rom 40h67_45_45_45_3B; // 5 8h36: char_rom 40h36_49_49_49_38; // 6 8h37: char_rom 40h01_71_09_05_03; // 7 8h38: char_rom 40h36_49_49_49_36; // 8 8h39: char_rom 40h0E_49_49_49_1E; // 9 8h3A: char_rom 40h00_00_24_00_00; // : default: char_rom 40h00_00_00_00_00; endcase end endfunction字模按“bit0 对应最上面一行、每 8 位一列、从左到右”的格式给出。如果上屏之后字符是倒的把每个字节的位序反转如果左右镜像把 5 个字节的顺序反过来。数字字符的 ASCII 码正好是 8h30 加上 BCD 值所以顶层里cur_char 8h30 bcd一行就能从 BCD 拿到字符码不用查表。4.5 写屏状态机整屏 504 字节按秒刷新写屏我推荐按秒完整刷新把 84×6 的显存按序写完 504 字节1MHz 串行时钟下约 4 毫秒一秒一次既不会闪烁状态机也最简单。整屏连续写 504 字节本质上就是一次多字节收发——和 UART 收发模块的字节流节奏一致字节内按位移位字节间拉高片选、重新触发 start。状态划分成发初始化、设地址、取字符、发列、补间隔列、整屏结束这几段。字符索引 0~7 对应“hh:mm:ss”八个字符字符内再数 6 列两层计数用两个 reg 即可。reg [3:0] char_idx; // 字符序号 0..7 reg [2:0] col_idx; // 字符内列号 0..5 wire [39:0] font char_rom(cur_char); always (posedge clk) begin if (col_idx 3d5) begin // 写到第 6 列间隔列就换字符 col_idx 3d0; char_idx char_idx 1b1; end else begin col_idx col_idx 1b1; end end这里有个容易踩的位宽问题char_idx 要能装下 8所以声明成 4 位。如果照抄习惯写成 3 位第 8 个字符写完会溢出回 0整屏永远刷不满。正确做法是 char_idx 计数到 7 且 col_idx 到 5 时把状态机迁回空闲态等下一秒的刷新触发。cur_char 由 char_idx 经组合逻辑生成指向 0、1、3、4、6、7 时取对应 BCD 位指向 2、5 时取冒号。起始 X 取 12 左右8 个字符占 48 列视觉上基本居中。FPGA 在这一步和单片机的差别体现得很明显所有字节准备好后一口气发出去不需要 CPU 参与逐字节搬运。5. 点亮后先查这三处RST 时序、对比度与 Reveal 抓波形5.1 白屏与黑屏的排查顺序白屏有背光但没有任何像素优先怀疑 RST上电后 RST 必须先拉低一段时间再释放很多工程把 RST 固定接高PCD8544 没有完成复位初始化命令全部无效。可靠做法是在顶层加一个上电计数器让 RST 保持低电平至少 10ms 再释放。全黑则是 Vop 太高把 0xCF 往 0xBF 方向降字淡则反向调。重影或字符每列带拖尾时先确认温度系数 0x04 和偏置 0x14 和你的屏一致再动 Vop。5.2 对比度参数与三个候选值写入值效果适用场景0xB0偏浅透明底、强光环境0xBF适中3.3V 供电的默认推荐0xCF偏深蓝底模块、需要高对比同一批字模在 0xBF 和 0xCF 之间的差异肉眼可见建议把 Vop 做成参数换屏或换温区时只改一处即可。5.3 用 Lattice Diamond 的 Reveal 抓 SPI 时序没有逻辑分析仪时Xilinx 用户习惯的 ILA 在 Lattice 生态里对应 Reveal Logic Analyzer。平时用 VSCode 配 verible 写 RTL 没问题但探针插入和布局布线约束仍要到 Diamond 里做。综合后插入 Reveal把 sclk、din、cs、dc 四根信号加到探针触发条件设成 cs 下降沿下载后能看到复位完成后第一个写字节是不是 0x21。如果第一个字节对、后续字节乱问题在发字节状态机如果第一个字节就不是 0x21先查 dc 和 cs 的极性再查顶层有没有接 RST。5.4 冒号按秒闪烁走时状态一眼可见最后把“:”字模按 1Hz 翻转亮 0.5 秒、灭 0.5 秒。实现不用改驱动只改字符选择。秒分时中间的两个分隔位置固定是 char_idx 2 和 5把冒号字符换成空格即可colon_on led_1hz显示字符选 8h3A 或 8h20。整屏每秒刷新一次冒号按秒跳数字随时间走时钟链路才算完整闭环。后续想加报时、秒表或通过 UART 校时只需要替换 char_idx 对应的字符来源PCD8544 半边驱动一行都不用动。把 Vop 从 0xBF 往低调到 0xB0、再往高调到 0xCF观察 5110 上那行 12:23:45 的墨色变化确定本板最合适的对比度档位剩下的白屏问题基本都出在 RST 时序和片选极性上。本文还有配套的精品资源点击获取

FPGA实战：基于小脚丫LCMXO2和Nokia5110的Verilog数字时钟设计

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